| 主权项 |
1.一种具备一记忆体晶格之半导体记忆体装置,包 含: 一写入电晶体,其闸极连接至一写入字元线且其形 成源极或泄极之第一杂质区连接至一位元线; 一读取电晶体,其闸极连接至一形成电晶体源极或 泄极之第二杂质区,一连接至一读取字元线之第一 杂质区,以及一连接至一位元线之第二杂质区;以 及 一电容,其连接在读取电晶体之闸极与第一杂质区 之间。2.如申请专利范围第1项所述之半导体记忆 体装置,其中之电容在该读取电晶体中包含一寄生 容抗。3.如申请专利范围第1项所述之半导体记忆 体装置,其中之电容包含: 一位在读取电晶体内部之寄生容抗;以及 一连接至该读取电晶体外部之外部容抗元件。4. 如申请专利范围第2项所述之半导体记忆体装置, 其中之该读取字元线包含一形成在半导体基底表 面区中之杂质区或支撑在一基底上之半导体层;以 及 读取电晶体之该寄生容抗形成部份在形成于一闸 极绝缘膜上之闸极电极与自一杂质区分支出之一 杂质区重叠处,该杂质区为或可连接至该读取字元 线。5.如申请专利范围第4项所述之半导体记忆体 装置,其中,在该读取电晶体中,第一杂质区与形成 该寄生容抗处之闸极电极间之重叠部份面积大于 第二杂质区与闸极电极间之重叠部份面积。6.如 申请专利范围第3项所述之半导体记忆体装置,其 中之该读取字元线包含一形成在半导体基底表面 区中之杂质区或一支撑在一基底上之半导体层并 通过记忆体晶格之间; 该读取电晶体之闸极电极在一闸极绝缘膜上从一 位于该第一与第二杂质区间之以上通道形成区延 伸至为或可连接至读取字元线之以上杂质区; 该寄生容抗形成部份在读取电晶体之闸极电极与 从该杂质区分支之第一杂质区重叠处,该杂质区为 或可连至读取字元线;以及 该外部容抗元件形成在读取电晶体之闸极电极与 该杂质区重叠部份,该杂质区为或可连接至读取字 元线。7.如申请专利范围第6项所述之半导体记忆 体装置,其中之该读取电晶体之闸极电极与为或可 连接至读取字元线之该杂质区直接部份交叉,避免 从为或可连接至该读取字元线之该杂质区之读取 电晶体之第一杂质区分支部份。8.如申请专利范 围第7项所述之半导体记忆体装置,其中,在该读取 电晶体中,第一杂质区与形成该寄生容抗处之闸极 电极间之重叠部份面积等于第二杂质区与闸极电 极间之重叠部份面积。9.如申请专利范围第3项所 述之半导体记忆体装置,其中之该读取字元线包含 : 一形成在一半导体基底表面区中之杂质区或一由 一基底所支撑之半导体层并经过记忆体晶格之间; 以及 一以电气方式连接至该杂质区之上方相互连结层, 其中 该读取电晶体之闸极电极在一闸极绝缘膜上从一 位于该第一与第二杂质区间之以上通道形成区延 伸至为或可连至该读取字元线之以上该杂质区; 该寄生容抗形成部份在读取电晶体之闸极电极与 从该杂质区分支之第一杂质区重叠处,该杂质区为 或可连接至读取字元线;以及 该外部容抗元件包含: 一第一容抗元件,其形成在读取电晶体之该闸极电 极存在于一闸极绝缘膜之上并与该杂质区重叠处 之部份,该杂质区为或可连接至读取字元线;以及 一第二容抗元件,其形成在读取电晶体之该闸极电 极存在于一绝缘膜之上并与还更高之相互连结层 重叠处之部份。10.如申请专利范围第1项所述之半 导体记忆体装置,更包含: 一写入控制电路,其用于在一相应于一写入资料之 电压下保持该位元线,施加一写入电压至该写入字 元线,使该写入电晶体导通,传输一相应于该位元 线保持电压之电压至该读取电晶体之一闸极并在 写入作业令其保持在那里;以及 一读取控制电路,其用于施加一读取电压至该读取 字元线并根据在读取作业时于读取电晶体闸极所 保持之电压控制读取电晶体之导通或不导通状态 。11.如申请专利范围第10项所述之半导体记忆体 装置,更包含一放电电路,其连接至该位元线并在 该读取作业开始时将位元线放电至一参考电位。 12.如申请专利范围第11项所述之半导体记忆体装 置,其中之该位元线在以该放电电路放电后是保持 在一浮接状态。13.如申请专利范围第10项所述之 半导体记忆体装置,其中,将相应于写入资料之该 读取电晶体闸极所保持之高位准或低位准电压设 定成低于读取电晶体之临界电压。14.如申请专利 范围第10项所述之半导体记忆体装置,其中,当读取 电晶体闸极之保持电压为导通读取电晶体之高位 准时,且当读取电晶体闸极之保持电压为不导通读 取电晶体之低位准时,在读取作业时,当将该读取 电压施加至该读取字元线,以经由与该第一杂质区 形成之电容所产生之一电容性耦合加以提升读取 电晶体闸极之电位。15.如申请专利范围第1项所述 之半导体记忆体装置,包含: 写入电晶体之闸极连接至共用写入字元线之一第 一记忆体晶格与一第二记忆体晶格;以及 该位元线包含: 一第一位元线,与其连接的是该第一记忆体晶格之 写入电晶体及该第二记忆体晶格之读取电晶体;以 及 一第二位元线,与其连接的是该第一记忆体晶格之 读取电晶体及该第二记忆体晶格之写入电晶体。 16.如申请专利范围第1项所述之半导体记忆体装置 ,其中: 记忆体晶格布置成一mn阵列(m,n:任何自然数), 该写入字元线,该读取字元线,及该位元线于列方 向或行方向上各共同连接在记忆体晶格之间,以及 其中之该半导体记忆体装置更包含: 一写入控制电路,其用于在一相应于一写入资料之 电压下保持该位元线,施加一写入电压至该写入字 元线,使该写入电晶体导通,传输一相应于该位元 线保持电压之电压至该读取电晶体之一闸极并在 写入作业时令其保持在那里; 一读取控制电路,其用于施加一读取电压至该读取 字元线并根据在读取作业时于读取电晶体闸极所 保持之电压控制读取电晶体之导通或不导通状态; 一放电电路,其连接至该位元线并在该读取作业开 始时将位元线放电至一参考电位;以及 一感测放大器,其连接至该位元线并在读取作业时 侦测位元线之电压。17.如申请专利范围第16项所 述之半导体记忆体装置,其中 一连接至一参考位元线之参考记忆体晶格是供该 位元线连接用且 该参考记忆体晶格更包含: 一参考写入电晶体,其闸极连接至一参考写入位元 线与一第一杂质区,该第一杂质区形成一连接至该 参考位元线之源极或泄极; 一参考读取电晶体,其闸极连接至一第二杂质区, 该第二杂质区形成一该参考写入电晶体之源极或 泄极,一连接至一参考读取字元线之第一杂质区, 以及一连接至一参考位元线之第二杂质区;以及 一参考电,其连接在该参考读取电晶体之闸极与第 一杂质区之间。18.如申请专利范围第17项所述之 半导体记忆体装置,更包含一用于在该参考记忆体 晶格中写入预定储存资料之参考资料写入电路。 19.如申请专利范围第17项所述之半导体记忆体装 置,其中之该放电电路将位元线及相应之参考位元 线于读取前加以放电压参考电压。20.如申请专利 范围第17项所述之半导体记忆体装置,其中之该感 测放大器侦测该位元线与该参考位元线间之电位 差并将该侦测到之电位差加以放大。图式简单说 明: 第一图为如第一实施例之半导体记忆体之记忆体 晶格电路; 第二图为如第二实施例之半导体记忆体中一记忆 体晶格阵列及其周边电路主要部份之方块图; 第三图为如第二实施例一记忆体晶格架构之电路 图; 第四图为如第二实施例之一行架构的记忆体晶格 阵列主要部份以及其周边电路之电路图; 第五图A与第五图B为如第二实施例之记忆体晶格 主要部份之一平面图与一切面图; 第六图A至第六图D为如第二实施例之记忆体晶格 读取作业中,讯号线电压波形之时序图; 第七图A至第七图C为如第二实施例之记忆体晶格 写入作业中,讯号线电压波形之时序图; 第八图A至第八图C为如第二实施例之记忆体晶格 重清作业中,讯号线电压波形之时序图; 第九图为当施加读取电压至如第二实施例之记忆 体晶格时,表示记忆体晶格一等效电路与偏压情况 之切面图; 第十图A与第十图B为如第二实施例记忆体晶格之 第一生产程序主要部份之概要切面图; 第十一图A与第十一图B为如第二实施例记忆体晶 格之第二生产程序主要部份之概要切面图; 第十二图为如第三实施例记忆体晶格之电路图; 第十三图A与第十三图B为如第三实施例记忆体晶 格主要部份之一平面图与一切面图; 第十四图为当施加读取电压至如第三实施例之记 忆体晶格时,表示记忆体晶格一等效电路与偏压情 况之切面图; 第十五图A至第十五图C为第三实施例修改型之平 面图与切面图; 第十六图为如第四实施例记忆体晶格之电路图; 第十七图A至第十七图B为如第四实施例之记忆体 晶格主要部份之一平面图与切面图; 第十八图为当施加读取电压至如第四实施例之记 忆体晶格时,表示记忆体晶格一等效电路与偏压情 况之切面图; 第十九图为一如第五实施例之两晶格的记忆体晶 格之电路图; 第二十图A至第二十图C为如第五实施例,表示1外部 容抗之两晶格的记忆体晶格与切面图之图案; 第二十一图为相关技术之2-电晶体与1-电容型记忆 体晶格架构之电路图; 第二十二图A至第二十二图C为相关技术记忆体晶 格在读取作业时讯号波形之时序图;以及 第二十三图A至第二十三图D为相关技术记忆体晶 格在写入作业时讯号波形之时序图。 |
