| 摘要 |
<p>본 발명은 데이터 프리패치를 위한 카운터회로에 관한 것으로, 리드라인신호 및 리드신호를 논리조합하여 패스게이트신호를 발생하는 패스게이트신호발생부; 상기 패스게이트신호에 의하여 동기되어, 제1 내지 제3프리패치신호 중에서 이전단에서 발생된 신호를 각각 래치시키는 제1 내지 제3래치부; 상기 리드신호 및 상기 제1래치부의 출력신호를 논리조합하여 상기 제1프리패치신호를 발생하는 제1프리패치신호발생부; 상기 리드신호와 그 지연된 신호와 상기 제2래치부의 출력신호를 논리조합하여 상기 제2프리패치신호를 발생하는 제2프리패치신호발생부; 및 상기 리드신호와 그 지연된 신호와 상기 제3래치부의 출력신호를 논리조합하여 상기 제3프리패치신호를 발생하는 제3프리패치신호발생부;를 포함한다. 본 발명은 데이터 억세스(access) 시간의 마진을 충분히 보장하여, 특히 고속으로 동작하는 반도체 메모리소자에 적용될 수 있다.</p> |
