| 摘要 |
<p>본 발명은 SC(Surface Channel)-N/PMOS 트랜지스터의 듀얼게이트 전극(Dual Gate Electrode)의 형성시 일반적인 N+/P+ 임플란티드 폴리(Implanted Poly)를 사용하지 않고 보다 안정적인 특성의 인-시튜 보론도프트폴리(In-situ Boron doped Poly)를 사용가능 하도록 울트라 로우 에너지(Ultra Low Energe)의 P31 임플란테이션을 적용하여 N+ 카운타 도핑(Counter Doping)을 실시하는 것을 특징으로 하는 게이트 전극의 형성방법에 관한 것으로, 본 발명에 따른 듀얼 게이트의 형성방법에 의하면 도핑레벨의 콘트롤이 용이하게 되어 보론 도프트 폴리의 적용을 가능케 하므로 우수한 특성의 듀얼 게이트 전극의 제조가 가능할 뿐만 아니라, 열적 안정성이 우수한 안정적인 PMOS 트랜지스터 특성을 구현할 수 있고, PMOS 트랜지스터 사이즈의 축소, 문턱전압의 저하, 내부작동 전압의 저하, 높은 펀치쓰루(Punch-through) 전압, 누설전류(Leakage)의 감소, 포화전류의 증가 등의 특성을 갖는 소자를 제조할 수 있어 고부가가치의 신뢰성 있는 SC-N/PMOS 트랜지스터의 제조가 가능토록 한다.</p> |
