| 摘要 |
<p>본 발명은 반도체 소자의 제조 방법에 관한 것으로, 실린더형 캐패시터의 전하저장전극을 형성하기 위한 폴리실리콘막의 CMP 공정을 산화막에 대한 선택비가 큰 폴리실리콘 슬러리를 이용한 1차 연마 공정과 폴리실리콘막에 대한 선택비가 없는 산화막 슬러리를 이용한 10초 이하의 2차 연마 공정으로 실시하므로써 1차 연마 공정에 의해 균일한 실린더 높이를 확보하고, 2차 연마 공정에 의해 마이크로 스크래치에 의한 마이크로 브리지를 제거한다.</p> |
