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Die vorliegende Erfindung stellt einen 64-Bit-Adder zur Verfügung, der vier räumlich pipeline-verschachtelte 16-Bit-Adderblöcke (310) aufweist. Jeder Adderblock enthält eine 16-Bit-Summier- und Auslaufsübertragslogik, die parallel konfiguriert sind. Die Summierlogik (320) eins Adderblocks stellt ein den 16-Bit-Operanden (312) und einem einlaufenden Übertragssignal (314), die dem Adderblock eingegeben werden, entsprechendes 16-Bit-Ergebnis (326) an einem zugehörigen Blockausgang zur Verfügung. Die Logik (340) für den auslaufenden Übertrag eines Adderblocks bestimmt ein einlaufendes Übertragungssignal (319) für einen benachbarten Adderblock. Der erste Adderblock stellt ein 16-Bit-Ergebnis an seinem zugehörigen Blockausgang bei einer Geschwindigkeit zur Verfügung, die von der Verzögerung der 16-Bit-Summierlogik bestimmt wird. Die 16-Bit-Ergebnisse aus den nächsten drei Adderblöcken werden sequentiell bestimmt, sobald der einlaufende Übertrag von dem jeweils vorhergehenden 16-Bit-Block verfügbar wird.
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