发明名称 SEMICONDUCTOR DEVICE AND MEMORY DEVICE WITH REDUCED ERASE VOLTAGE AND METHOD FOR FORMING THE SAME
摘要 <p>본 발명은 집적 회로 기판 상에 정형 플로팅 게이트를 형성하는 방법을 제공한다. 집적 회로 기판의 표면에 트렌치를 에칭하여, 팁을 형성한다. 이 팁은 집적 회로 기판의 표면과 거의 수직인 제 1 측벽과 집적 회로 기판의 표면에 대해 경사지게 배치된 제 2 측벽에 의해 한정될 수도 있다. 그 후, 기판 표면 상부에 트렌치의 형상을 따르는 절연층을 형성한다. 다음으로, 절연층 상부에 도전층을 증착하여, 트렌치를 매립한다. 그 후, 도전층을 에칭하여 플로팅 게이트를 한정한다. 그 후, 트렌치는 플로팅 게이트의 저부를 포함하게 된다. 이렇게 형성된 플로팅 게이트 및 반도체 장치는 집적 회로 기판 표면 상부에 설치된 절연층을 구비한다. 기판 표면은 제 1 측벽과 제 2 측벽이 한정할 수도 있는 팁을 갖는 트렌치를 한정한다. 트렌치를 매립하고, 이 트렌치가 포함하는 팁을 갖는 플로팅 게이트를 한정하기 위해, 절연층 상부에 도전층을 형성한다. 또한, 플로팅 게이트의 팁이 확산 영역으로 향하도록, 집적 회로 기판내에 확산 영역을 배치할 수도 있다.</p>
申请公布号 KR100310639(B1) 申请公布日期 2001.10.18
申请号 KR19990032355 申请日期 1999.08.06
申请人 null, null 发明人 칼니츠키알렉산더;버지몬트알버트
分类号 H01L21/334;H01L21/336;H01L21/8247 主分类号 H01L21/334
代理机构 代理人
主权项
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