| 摘要 |
<p>본 발명은 반도체장치의 캐패시터 및 그 제조방법에 관한 것으로서, 특히, TaO를 유전막으로 사용하고 TiN으로 상부전극을 형성하는 반도체 메모리용 캐패시터에서 상부전극과 유전막 사이의 계면에 염소를 포함하지 않는 TiN막을 개재시키므로서 TaO/TiN 계면 특성을 개선시켜서 누설전류 특성을 개선시키고 또한 3차원적 캐패시터 구조에서도 안정된 두께를 갖는 상부전극을 확보할 수 있도록한 반도체장치의 캐패시터 상부전극 및 그 형성방법에 관한 것이다. 본 발명은 반도체기판과, 반도체기판의 소정 부위에 형성된 불순물영역과, 불순물영역을 노출시키는 접촉구를 가지며 반도체기판상에 형성된 절연층과, 접촉구를 매립하는 도전성 플러그와, 플러그와 접촉하며 절연층 위에 형성된 하부전극과, 하부전극 표면에 형성된 유전막과, 유전막의 특성을 손상시키지 않는 물질로 이루어지고 유전막 위에 형성된 제 1 상부전극과, 제 1 상부전극을 덮는 제 2 상부전극을 포함하여 이루어진다. 본 발명의 캐패시터 제조방법은 불순물 확산영역을 갖고 층간절연층으로 덮인 반도체기판에 층간절연층의 소정 부위를 제거하여 불순물 확산영역의 일부 표면을 노출시키는 접촉구를 형성하는 단계와, 확산영역과 전기적으로 연결되고 접촉구를 매립하는 도전성 플러그를 형성하는 단계와, 플러그 상부표면으로 부터 층간절연층의 일부 표면으로 연장된 하부전극을 형성하는 단계와, 하부전극 위에 유전막을 형성하는 단계와, 유전막을 덮으며 유전막의 특성을 손상시키지않는 물질로 이루어진 제 1 상부전극을 형성하는 단게와 제 1 상부전극을 덮는 단차피복도가 우수한 제 2 상부전극을 형성하는 단계를 포함하여 이루어진다.</p> |
