| 主权项 |
1.一种半导体记忆装置,其包括:复数条位元线;复数条虚拟接地(GND)线;以一阵列方式排列的复数个记忆体细胞电晶体;其中:该等复数条位元线包括一条选定之位元线及一条非选定之位元线,其中,该选定之位元线直接连接到复数个记忆体细胞电晶体中要读取的一记忆体细胞电晶体,该等复数条虚拟接地(GND)线包括一条选定之虚拟接地(GND)线及一条非选定之虚拟接地(GND)线,其中,该选定之虚拟接地(GND)线直接连接到复数个记忆体细胞电晶体中要读取的一记忆体细胞电晶体,该等非选定之位元线包括要充电的一电荷非选定之位元线及一要接地的一非选定之虚设位元线,该等非选定之虚拟接地(GND)线包括要充电的一电荷非选定之虚拟接地(GND)线,以及非选定之虚设位元线连接在选定之虚拟接地(GND)线与电荷非选定之位元线及电荷非选定之虚拟接地(GND)线其中一条线之间。2.如申请专利范围第1项之半导体记忆装置,进一步包括复数条字线,提供的字线与复数条位元线垂直。3.如申请专利范围第2项之半导体记忆装置,其中该等复数条字线中至少一条字线的一部份连接到复数个记忆体细胞电晶体中至少其中一个记忆体细胞电晶体的闸极点。4.如申请专利范围第1项之半导体记忆装置,其中该等复数条虚拟接地(GND)线中至少一条虚拟接地(GND)线的一部份连接到复数个记忆体细胞电晶体中至少其中一个记忆体细胞电晶体的源极点,并且,该等复数条虚拟接地(GND)线中至少一条虚拟接地(GND)线的一部份连接到复数个记忆体细胞电晶体中至少其中一个记忆体细胞电晶体的汲极点,其中,连接到源极点之复数条虚拟接地(GND)线中至少一条虚拟接地(GND)线与连接到汲极点之复数条虚拟接地(GND)线中至少一条虚拟接地(GND)线不同。5.如申请专利范围第1项之半导体记忆装置,其中选定之虚拟接地(GND)线与非选定之位元线通过不同的接地装置来接地。6.如申请专利范围第1项之半导体记忆装置,其中非选定之位元线与非选定之虚拟接地(GND)线都是连接在选定之虚拟接地(GND)线与非选定之虚设位元线之间,并且都是在浮动状态,用以从要读取之记忆体细胞电晶体读取资讯。7.如申请专利范围第1项之半导体记忆装置,该半导体记忆装置是唯读记忆体。8.一种半导体记忆装置,其包括:复数条位元线;复数条虚拟接地(GND)线;以一阵列方式排列的复数个记忆体细胞电晶体;其中:该等复数条位元线包括一条选定之位元线及一条非选定之位元线,其中该选定之位元线直接连接到复数个记忆体细胞电晶体中要读取的一记忆体细胞电晶体,该等复数条虚拟接地(GND)线包括一条选定之虚拟接地(GND)线及一条非选定之虚拟接地(GND)线,其中该选定之虚拟接地(GND)线直接连接到复数个记忆体细胞电晶体中要读取的一记忆体细胞电晶体,该等非选定之位元线包括要充电的一电荷非选定之位元线,该等非选定之虚拟接地(GND)线包括要充电的一电荷非选定之虚拟接地(GND)线及一要接地的一非选定之虚设虚拟接地(GND)线,非选定之虚设虚拟接地(GND)线连接在选定之虚拟接地(GND)线与电荷非选定之位元线及电荷非选定之虚拟接地(GND)线其中一条线之间。9.如申请专利范围第8项之半导体记忆装置,进一步包括复数条字线,提供的字线与复数条位元线垂直。10.如申请专利范围第9项之半导体记忆装置,其中该等复数条字线中至少一条字线的一部份连接到复数个记忆体细胞电晶体中至少其中一个记忆体细胞电晶体的闸极点。11.如申请专利范围第8项之半导体记忆装置,其中该等复数条虚拟接地(GND)线中至少一条虚拟接地(GND)线的一部份连接到复数个记忆体细胞电晶体中至少其中一个记忆体细胞电晶体的源极点,并且,该等复数条虚拟接地(GND)线中至少一条虚拟接地(GND)线的一部份连接到复数个记忆体细胞电晶体中至少其中一个记忆体细胞电晶体的汲极点,其中,连接到源极点之复数条虚拟接地(GND)线中至少一条虚拟接地(GND)线与连接到汲极点之复数条虚拟接地(GND)线中至少一条虚拟接地(GND)线不同。12.如申请专利范围第8项之半导体记忆装置,其中选定之虚拟接地(GND)线与非选定之虚设虚拟接地(GND)线通过不同的接地装置来接地。13.如申请专利范围第8项之半导体记忆装置,其中非选定之位元线与非选定之虚拟接地(GND)线连接在选定之虚拟接地(GND)线与非选定之虚设虚拟接地(GND)线之间,并且都是在浮动状态,用以从要读取之记忆体细胞电晶体读取资讯。14.如申请专利范围第8项之半导体记忆装置,该半导体记忆装置是唯读记忆体。图式简单说明:第一图是根据本发明第一项范例之半导体记忆装置的概念图,图中显示避免有读取寄生电流流到选定之记忆体细胞电晶体的状态;第二图是第一图显示之半导体记忆装置的电路组态配置;第三图是第一图显示之半导体记忆装置的电路组态配置,图中显示避免有读取寄生电流流到选定之记忆体细胞电晶体时子位元线的状态;第四图是根据本发明第二项范例之半导体记忆装置的电路组态配置;第五图是第四图显示之半导体记忆装置的电路组态配置,图中显示避免有读取寄生电流流到选定之记忆体细胞电晶体时子位元线的状态;第六图显示传统掩膜唯读记忆体(MROM)的概念图;第七图显示阶层式系统之传统记忆体阵列电路的电路组态配置;第八图显示第七图显示之记忆体阵列中一记忆体阵列的组态配置,电路中,将一条非选定之位元线及一条非选定之虚拟接地(GND)线充电;以及第九图显示传统半导体记忆装置的电路组态配置。 |
