| 主权项 |
1.一种半导体元件,包括: 一基材;及 一多层内连结线路结构形成于该基材上, 该多层内连结线路结构包括:至少第一与第二介层 绝缘膜提供于基材上;及一防护环图样嵌埋于各个 该第一与第二介层绝缘膜中,该防护环图样接触该 基材之一表面沿该基材的周围延伸, 其中该防护环图样在一与该基材的平面中重覆且 交替改变其方向, 该防护环包括:一导电壁于各个该第一与第二介层 绝缘膜中自其底部主要表面延伸至其顶部主要表 面;及一导电图样与该导电壁的顶部接触并具有一 主要表面与该介层绝缘膜之顶部主要表面符合一 致,该导电壁于该平面中相对于该防护环图样重覆 且交替改变其方向, 于该第一介层绝缘膜中的该导电壁以平行于该基 材之一主要表面朝该基材的内部之方向互补于该 第二介层绝缘膜的导电壁,当以垂直于该基材之该 主要表面的方向观察。2.如申请专利范围第1项之 半导体元件,其中该防护环图样沿该基材之周围连 续延伸。3.如申请专利范围第1项之半导体元件,其 中该防护环图样以直线的形态沿该基材之周围边 缘连续延伸。4.如申请专利范围第1项之半导体元 件,其中该防护环图样于该平面中以对应该导电壁 重覆且交替改变其方向。5.如申请专利范围第1项 之半导体元件,其中该导电壁及导电图样包括铜。 6.如申请专利范围第1项之半导体元件,其中该介层 绝缘膜包括一第一绝缘膜,其横向支撑该导电壁, 及一第二绝缘膜,其横向支撑该导电图样。7.如申 请专利范围第1项之半导体元件,更包括一蚀刻中 止层介于该第一绝缘膜与第二绝缘膜间。8.一种 制造半导体元件的方法,包括以下之步骤: 沉积一介层绝膜于一基材上; 于该介层绝缘膜中形成一第一沟,以沿该基材之周 围连续延伸; 于该介层绝缘膜中形成一第二沟,以使该第二沟于 该第一沟中连续延伸; 沉积一导电层于该介层绝缘膜上以填满该第一与 第二沟; 藉由化学机械研磨制程除去该导电层位于该介层 绝缘膜上的部份,以形成一填满该第一与第二沟之 防护环图样, 其中该形成该第二沟的步骤系以使该第二沟于该 第一沟中于平行于该基材之平面重覆且交替改变 其方向而进行。9.如申请专利范围第8项之方法,其 中该形成该第一沟的步骤系以使该第一沟以直线 图样沿该基材之边缘周围延伸而进行。10.如申请 专利范围第8项之方法,其中该形成该第一沟的步 骤系以使该第一沟于对应于该第二沟之平面重覆 且交替改变其方向而进行。11.如申请专利范围第8 项之方法,其中该导电层以Cu形成。12.如申请专利 范围第8项之方法,其中该形成该介层绝缘膜之步 骤包括以下步骤:沉积一第一绝缘膜于该基材上; 沉积一蚀刻中止层于该第一绝缘膜上;及沉积一第 二绝缘膜于该蚀刻中止层上,形成该第一沟的步骤 包括以下步骤;蚀刻该第一绝缘膜至露出该蚀刻中 止层,且其中该形成该第二沟的步骤包括蚀刻该蚀 刻中止层及该第二绝缘膜直到该第二沟到达该第 二绝缘膜之一底部主要表面的步骤。图式简单说 明: 第一图A与第一图B为显示相关技术之防护环结构 的图示; 第二图为显示相关技术之防护环结构的截面图示; 第三图A与第三图B为显示根据相关技术之CMP制程 图示; 第四图为一晶圆在进行CMP制成时研磨粒子的相对 分布图; 第五图为显示一缺陷防护环结构的实施例图; 第六图为显示根据本发明之第一实施例的防护环 结构平面图; 第七图为显示第六图之防护环结构的截面图; 第八图A-第八图D为显示第六图的半导体元件制造 步骤图; 第九图为显示根据本发明之第二实施例的防护环 结构平面图; 第十图为显示根据本发明之第三实施例的防护环 结构平面图; 第十一图为显示根据本发明之第四实施例的防护 环结构平面图; |
