| 发明名称 | 加法器及其实现方法 | ||
| 摘要 | 本发明提供了一种WLX加法器，该WLX加法器摒弃了其他同步加法器的分组方式，提出了一种采用二分法原则进行分组的方法。在增加求和与求进位的并行度方面，在分组后所形成的每个小加法器单元中采用了和数预测技术，在产生的每个小的加法器单元之间的进位时采用了先行进位技术。在设计方法上，改变了传统的正向逻辑思维方式所形成的正逻辑电路设计方法，采用了反向逻辑的电路设计方法。 | ||
| 申请公布号 | CN1316693A | 申请公布日期 | 2001.10.10 |
| 申请号 | CN00104959.3 | 申请日期 | 2000.04.05 |
| 申请人 | 北京多思科技工业园股份有限公司 | 发明人 | 王攻本;夏宏;刘大力 |
| 分类号 | G06F7/42 | 主分类号 | G06F7/42 |
| 代理机构 | 中国国际贸易促进委员会专利商标事务所 | 代理人 | 范本国 |
| 主权项 | 1.一种加法器，包括：多个加法运算单元(ADDER0～ADDERm)；二根数据线(A、B)；一个CLAL；其特征在于：上述的多个加法运算单元按几何级数分层分组方案分成若干组；每一组再按上述规律分成若干子组，直到每组或每个子组均分到2为至。 | ||
| 地址 | 100083北京市海淀区学院路30号集成电路中心 | ||