静态随机存取记忆体(SRAM)

摘要

半导体本体具有配对之垂直双闸极CMOS电晶体;绝缘层,水平延伸于该半导体本体之表面下方使绝缘层配置于配对之电晶体下方;该等电晶体与额外之此等电晶体系一起配置来形成同步静态随机存取记忆体(SRAM)阵列,该阵列含有复数之SRAM单元,以列及行来设置,各个该等单元具有字元线,连接于字元线接点,该字元线接点系共用于该等单元之4个接近之单元；该等单元之一具有复数电气互连之MOS电晶体,设置以提供SRAM电路;各个该等单元具有VDD接点及VSS接点,该等接点之一系中心地配置于各个该等单元之内以及该等接点之另一则共用于该等单元之4个接近之单元;各个该等单元具有该等接点之共用接点以及配置于该单元之周边,转角区之处的字元线接点。

主权项

1.一种静态随机存取记忆体(SRAM)单元,包含:半导体本体;复数电气互连之配对的双闸极互补金属氧化物半导体(CMOS)电晶体,垂直地延伸于该半导体本体之内。2.一种静态随机存取记忆体(SRAM)单元,包含:半导体本体;复数电气互连之配对的双闸极互补金属氧化物半导体(CMOS)电晶体,各个该等电晶体具有源极,汲极及其闸极通道,垂直地延伸于该半导体本体之内。3.一种静态随机存取记忆体(SRAM)阵列,包含:复数之SRAM单元,以列及行设置,各个该等单元具有字元线(WORDLINE),连接于字元线接点(WORDLINE CONTACT),该字元线接点系共同于该等单元之4个接近之单元。4.一种静态随机存取记忆体(SRAM)阵列,包含:复数之SRAM单元,以列及行设置,各个该等单元具有设置来提供SRAM电路之复数电气互连的金属氧化物半导体(MOS)电晶体,各个该等单元具有VDD接点(VDDCONTACT)及VSS接点(VSS CONTACT),该等接点之一系中心地配置于各个该等单元之内而该等接点之另一则共用于该等单元之4个接近之单元。5.如申请专利范围第4项之静态随机存取记忆体(SRAM)阵列,其中各个该等单元具有连接于字元线接点(WORDLINE CONTACT)之字元线(WORDLINE),该字元线接点系系共用于该等单元之4个接近之单元。6.如申请专利范围第5项之静态随机存取记忆体(SRAM)阵列,其中各个该等单元具有该等接点之共用接点及配置于该单元之周边,转角地区处之字元线接点。7.一种静态随机存取记忆体(SRAM)阵列,包含:复数之SRAM单元,以列及行设置,各个设等单元具有设置来提供SRAM电路之复数电气互连的金属氧化物半导体(MOS)电晶体,各个该等单元具有VDD接点(VDDCONTACT)及VSS接点(VSS CONTACT),该等接点之一共用于配对之该等电晶体。8.如申请专利范围第7项之静态随机存取记忆体(SRAM)阵列,其中共用于该配对之电晶体的该等接点之一系中心地配置于该单元之内。9.一种静态随机存取记忆体(SRAM)单元,包含:复数电气互连之金属氧化物半导体(MOS)电晶体,该等电晶体包含:(i)闸极通道区,配置于源极区与汲极区之间,该等区系配置于该本体之中且垂直地延伸于该本体之表面下方;(ii)配对之电介质层,其各配置于该闸极通道区之配对之相对表面部分之相对应者之上;以及(iii)配对之闸极电极,其各个系配置于该配对之电介质层之相对应者之上。10.一种静态随机存取记忆体(SRAM)单元,包含:复数电气互连多金属氧化物半导体(MOS)电晶体配对,各配对具有:(a)闸极通道区,配置于源极区与汲极区之间,该等区系藉垂直延伸于该本体表面下方之共同区所水平地分离;(b)复数之电介质层,其各配置于该配对之闸极通道区之各个的相对表面部分之上;以及(c)复数之闸极电极导电区,其第一者系配置于复数电介质层之相对应者之上。11.如申请专利范围第10项之静态随机存取记忆体(SRAM)单元,其中该复数闸极导体区之一系配置于共用区之中及提供一共用闸极导体区以用于该配对之电晶体。12.一种静态随机存取记忆体(SRAM)单元,包含:复数电气互连之金属氧化物半导体(MOS)电晶体配对,各配对具有:闸极通道区,配置于源极区与汲极区之间,该等区系藉垂直延伸于该本体表面下方之共同区所水平地分离的;复数之电介质层,其各配置于该配对之闸极通道区之各个的相对表面部分之上;复数之闸极电极导电区,其第一者系配置于复数电介质层之相对应者之上;以及绝缘层,水平延伸于该半导体本体之表面下方,使该绝缘层系配置于该配对电晶体之下方。13.如申请专利范围第12项之静态随机存取记忆体(SRAM)单元,其中该复数闸极导体区之一系配置于该共同区之中及提供共同之闸极导体区供该配对之电晶体用。14.如申请专利范围第12项之静态随机存取记忆体(SRAM)单元,其中该配对之电晶体系互补金属氧化物半导体(CMOS)电晶体。15.如申请专利范围第13项之静态随机存取记忆体(SRAM)单元,其中该配对之电晶体系互补金属氧化物半导体(CMOS)电晶体。图式简单说明:第一图系根据本发明之半导体本体在其制造中一阶段处之平面视图;第二图A系第一图之半导体本体之横剖面视图,此横剖面系取沿着第一图之线2A-2A;第三图A系第一图之半导体本体之若干透视图之横剖面,此横剖面系取沿着第一图之线3A-3A;第二图B-第二图E,第二图E',第二图E",第二图E'",第二图E"",第二图F-第二图P,第二图P',第二图P",第二图Q-第二图S系根据本发明第二图A之本体在其制造中之不同阶段处之横剖面视图;第三图A-第三图D及第三图N系根据本发明第三图A之本体在其制造中之不同阶段处之横剖面视图,第三图A,第三图B,第三图C,第三图D,及第三图N系在相对应于第二图A-第二图D及第二图N之阶段处;第四图系SRAM单元之概略图;第五图A-第五图B及第五图F-第五图G图系根据本发明之第1图之半导体本体中之第四图之SRAM单元在其制造中不同阶段处的平面视图;第五图C、第五图D,及第五图E系第四图之SRAM单元之横剖面视图,该横剖面系取沿着第五图中之线5C-5C,5D-5D及5E-5E;及第六图系第四图及第五图A-第五图E之该等单元阵列之一部分。