| 主权项 |
1.一种积体电路封装之被动元件材料印刷整合制程,至少包括下列步骤:提供一基板,该基板表面上具有复数条导电迹线,该些导电迹线包括一电源线与接地线;进行一网版印刷制程,在该电源线与该接地线之间桥接一薄膜材质;以及进行一固化制程,使该薄膜材质固化。2.如申请专利范围第1项所述之积体电路封装之被动元件材料印刷整合制程,其中该电源线与该接地线系相互平行。3.如申请专利范围第1项所述之积体电路封装之被动元件材料印刷整合制程,其中该电源线与该接地线系分别为齿条状而彼此对应,并保持一间隙而相互啮合。4.如申请专利范围第1项所述之积体电路封装之被动元件材料印刷整合制程,其中该薄膜材质系为银胶。5.如申请专利范围第1项所述之积体电路封装之被动元件材料印刷整合制程,其中该薄膜材质系为锡膏。6.如申请专利范围第1项所述之积体电路封装之被动元件材料印刷整合制程,其中该薄膜材质系为一导电材料,以在该电源线与该接地线间形成一电阻。7.如申请专利范围第1项所述之积体电路封装之被动元件材料印刷整合制程,其中该薄膜材质系为一高介电常数材料,以在该电源线与该接地线间形成一电容。8.如申请专利范围第1项所述之积体电路封装之被动元件材料印刷整合制程,其中该固化制程的温度约介于130℃至150℃之间,且固化时间约为一小时。9.一种积体电路封装基板之被动元件结构,建构于一积体电路封装基板,该积体电路封装基板之被动元件结构包括:一图案化线路层,配置于该积体电路封装基板表面,该图案化线路层由复数条导电迹线所构成,该些导电迹线中包括一电源线及一接地线;以及一薄膜材质,桥接于该电源线与该接地线之间。10.如申请专利范围第9项所述积体电路封装基板之被动元件结构,其中该电源线与该接地线系相互平行。11.如申请专利范围第9项所述积体电路封装基板之被动元件结构,其中该电源线与该接地线系分别为齿条状而彼此对应,并保持一间隙而相互啮合。12.如申请专利范围第9项所述积体电路封装基板之被动元件结构,其中该薄膜材质系为一导电材料,以在该电源线与该接地线间形成一电阻。13.如申请专利范围第9项所述积体电路封装基板之被动元件结构,其中该薄膜材质系为一高介电常数材料,以在该电源线与该接地线间形成一电容。14.如申请专利范围第9项所述积体电路封装基板之被动元件结构,其中该薄膜材质包括银胶。15.如申请专利范围第9项所述积体电路封装基板之被动元件结构,其中该薄膜材质包括锡膏。16.如申请专利范围第9项所述积体电路封装基板之被动元件结构,其中该积体电路封装基板适于配置一晶片,并与之电性连接,且以一封装材料包覆该晶片,其中该封装材料亦包覆该薄膜材质。图式简单说明:第一图绘示为根据本发明积体电路封装之被动元件材料印刷整合制程第一较佳实施例的剖面示意图。第二图绘示为根据本发明积体电路封装之被动元件材料印刷整合制程第一较佳实施例的立体示意图。第三图A与第三图B绘示为根据本发明积体电路封装之被动元件材料印刷整合制程第一较佳实施例的部分流程示意图。第四图A与第四图B绘示为根据本发明积体电路封装之被动元件材料印刷整合制程第二较佳实施例的部分流程示意图。 |
