| 主权项 |
1.一种具有一T型闸极之MOS电晶体的制作方法,该MOS电晶体系制作于一半导体晶片上,该半导体晶片包含有一基底以及一介电层设于该基底表面上,该方法包含有:于该介电层上沈积一导电层;于该导电层之一预定区域上形成一光阻层,以定义一闸极预定区域;进行一第一蚀刻制程,完全去除该闸极预定区域外之导电层,并蚀刻该闸极预定区域内之导电层的部分底部,而形成一垂直剖面近似于T型之闸极导电层;完全去除该光阻层;以及进行一第一离子布植制程,于该闸极预定区域相对之两侧基底内分别形成一源极掺杂区与一汲极掺杂区。2.如申请专利范围第1项之方法,其中该第一蚀刻制程系利用调整水平方向的蚀刻速率,来蚀刻该闸极预定区域内之导电层的部分底部,以形成该垂直剖面近似于T型之闸极导电层。3.如申请专利范围第1项之方法,其中该第一蚀刻制程包含有下列步骤:进行一非等向性(anisotropic)蚀刻制程,去除该闸极预定区域外之导电层直至一预定深度;以及进行一等向性(isotropic)蚀刻制程,向蚀刻该闸极预定区域内之导电层底部,而形成该剖面近似于T型之闸极导电层。4.如申请专利范围第1项之方法,其中该方法在去除该光阻层之后另包含有下列步骤:进行一化学气相沈积(chemical vapor deposition,CVD)制程,于该导电层裸露之外壁上形成一氧化层;以及进行一第二蚀刻制程,完全去除该闸极预定区域上方以及该闸极预定区域外之氧化层与介电层。5.如申请专利范围第1项之方法,其中该方法在去除该光阻层之后另包含有下列步骤:进行一高温热氧化(thermal oxide)制程,于该导电层裸露之外壁上形成一氧化层;以及进行一第二蚀刻制程,完全去除该闸极预定区域上方以及该闸极预定区域外之氧化层与介电层。6.如申请专利范围第1项之方法,其中该第一离子布植制程系以一第一入射角将离子植入该闸极预定区域相对之两侧基底内,该第一入射角系近似垂直于该半导体晶片表面。7.如申请专利范围第1项之方法,其中该方法于完全去除该光阻层之后另进行一第二离子布植制程,于该闸极导电层下方之基底内形成二重掺杂汲极(heavily doped drain, HDD)。8.如申请专利范围第7项之方法,其中该第二离子布植制程系以一第二入射角将离子植入该闸极导电层下方之基底内,该第二入射角系倾斜于该半导体晶片表面。9.如申请专利范围第1项之方法,其中该方法于完全去除该光阻层之后另包含有一第三离子布植制程以一第三入射角将离子分别植入邻近该源极掺杂区底部与邻近该汲极参杂区底部之基底内,以形成二口袋型离子布植区,该第三入射角系倾斜于该半导体晶片表面。10.如申请专利范围第1项之方法,其中该方法于该第一离子布植制程之后另包含有下列步骤:去除该闸极预定区域外之介电层;以及进行一溅镀(sputtering)制程,于该闸极导电层顶端、该源极掺杂区表面以及该汲极掺杂区表面上分别形成一金属层。11.如申请专利范围第10项之方法,其中该方法于该溅镀制程之后另包含有下列步骤:进行一高温制程,以于该闸极导电层顶端、该源极掺杂区面以及该汲极掺杂区表面上分别形成一自行对准金属矽化物(seif-aligned silicide, salicide)层;以及完全去除未反应之该金属层。12.如申请专利范围第10项之方法,其中该溅镀制程系为一准直溅镀(collimated sputtering)制程或一离子金属电浆(ion-metal-plasma, IMP)溅镀制程。13.如申请专利范围第1项之方法,其中该导电层系为一已掺杂之多晶矽层或非晶矽层。14.如申请专利范围第1项之方法,其中该导电层包含有一上层导电层以及一下层导电层,且该上层导电层于水平方向之蚀刻速率(etching rate)小于该下层导电层。15.如申请专利范围第14项之方法,其中该上层导电层为一金属矽化物(silicide)层,且该下层导电层为一矽质导电层。16.如申请专利范围第14项之方法,其中该上层导电层之晶格结构与该下层导电层之晶格结构不同,使该上层导电层于水平方向之蚀刻速率小于该下层导电层。17.如申请专利范围第14项之方法,其中该上层导电层之掺杂浓度与该下层导电层之掺杂浓度不同,使该上层导电层于水平方向之蚀刻速率小于该下层导电层。18.一种于一半导体晶片上制作T型闸极导电层的方法,该半导体晶片包含有一基底以及一介电层设于该基底表面上,该方法包含有:于该介电层上沈积一导电层;于该导电层之一预定区域上形成一光阻层,以定义一闸极预定区域;进行一第一非等向性(anisotropic)蚀刻制程,去除该闸极预定区域外之导电层直至一预定深度;以及进行一等向性(isotropic)蚀刻制程,完全去除该闸极预定区域外之导电层,并蚀刻该闸极预定区域内之导电层的部分底部,而形成一垂直剖面近似于T型之闸极导电层。19.如申请专利范围第18项之方法,其中该方法于完全去除该光阻层之后另包含有下列步骤:于该导电层裸露之外壁上形成一氧化层;以及进行一第二非等向性(anisotropic)蚀刻制程,完全去除该闸极预定区域上方以及该闸极预定区或外之氧化层与介电层。20.如申请专利范围第18项之方法,其中该导电层系为一已掺杂之多晶矽层或非晶矽层。21.如申请专利范围第18项之方法,其中该导电层包含有一上层导电层以及一下层导电层,且该上层导电层于水平方向之蚀刻速率(etching rate)小于该下层导电层。22.如申请专利范围第21项之方法,其中该上层导电层为一金属矽化物(silicide)层,且该下层导电层为一矽质导电层。23.如申请专利范围第21项之方法,其中该上层导电层之晶格结构与该下层导电层之晶格结构不同,使该上层导电层于水平方向之蚀刻速率小于该下层导电层。24.如申请专利范围第21项之方法,其中该上层导电层之掺杂浓度与该下层导电层之掺杂浓度不同,使该上层导电层于水平方向之蚀刻速率小于该下层导电层。图式简单说明:第一图至第三图为习知MOS电晶体10的制程示意图。第四图至第十一图为本发明MOS电晶体的制程示意图。第十二图至第十四图为本发明MOS电晶体之另一实施例的制程示意图。 |
