| 主权项 |
1.一种半导体积体电路装置用托盘,系用于收纳封装及其封装下面具有配线用端子的半导体积体电路装置,其特征为具备有:略平坦的本体;第1收纳部:收纳其设置在该本体的第1面之该半导体积体电路装置,在该第1收纳部收纳有半导体积体电路装置的场合,形成具有配置在该半导体积体电路装置周围的第1壁面;该第1壁面具有第1区域,此第1区域在第1收纳部收纳有半导体积体电路装置的场合,支撑该半导体积体电路装置之封装的边缘部,且取倾斜角度而倾斜以避免第1壁面接触配线用端子。2.如申请专利范围第1项之半导体积体电路装置用托盘,其中该第1壁面具有第2区域:从该第1区域,朝从该本体的该第1面偏离方向延伸;该第2区域取大于该第1区域之该角度而倾斜。3.如申请专利范围第1项之半导体积体电路装置用托盘,其中在该第1收纳部收纳有半导体积体电路装置的场合,设计该第1收纳部,以避免该本体的该第1面与半导体积体电路装置的配线用端子接触。4.如申请专利范围第1项之半导体积体电路装置用托盘,其中该本体具备有设置于该第1面之多数条的交叉凸条,而该第1收纳部系由毗邻的第1对凸条和与此第1对凸条交叉毗邻的第2对凸条所区隔成。5.如申请专利范围第4项之半导体积体电路装置用托盘,其中区隔成第1收纳部之第1对及该第2对凸条,各自具有做为该第1壁面功能的壁面,形成这些壁面各自支撑半导体积体电路装置之矩形封装下面的边缘部。6.如申请专利范围第1项之半导体积体电路装置用托盘,其中在该第1收纳部的相反侧,更具备设置于该本体之第2面的第2收纳部,该第2收纳部于使该托盘反转的场合,能以配线用端子朝上之状态收纳半导体积体电路装置,以叠合2个该托盘的关系而使排列之场合,一方托盘的该第2收纳部与他方托盘的该第1收纳部一起动作,而形成收纳半导体积体电路的空间。7.如申请专利范围第6项之半导体积体电路装置用托盘,其中该第2收纳部在该第2收纳部将半导体积体电路装置配线用端子朝上收纳的场合,具有形成配置在该半导体积体电路装置之周围的第2壁面,而该第2壁面有第3区域此第3区域在该第2收纳部收纳有半导体积体电路装置之场合,取支撑该半导体积体电路封装之边缘部的角度而倾斜着。8.如申请专利范围第6项之半导体积体电路装置用托盘,其中更具备有将堆叠的托盘彼此定位用之定位装置。9.如申请专利范围第6项之半导体积体电路装置用托盘,其中该本体具有,设置在需区隔该第2收纳部之该第2面上的多数突起片,而各突起片具有做为该第2壁面功能之壁面,以形成这些突起片的壁面各自支撑半导体积体电路装置之矩形封装的角落部。图式简单说明:第一图为表示可收纳于本发明之托盘的BGA装置之侧视图。第二图为第一图的BGA装置的底面视图。第三图为表示依本发明之收纳BGA装置用托盘的一实施形态上视图。第四图为表示第三图之Ⅳ部放大上视图。第五图为与第四图相同部份的底面视图。第六图为沿着第四图的Ⅵ-Ⅵ线之剖面图。第七图为沿着第四图的Ⅶ-Ⅶ线之剖面图。第八图为表示将第三图所示之托盘重叠2片状态之部份剖面图,与第六图系相同剖面位置。第九图为表示配置于第三图中托盘背面侧的收纳部的BGA装置之状态的部份断面剖面图,与第六图系相同剖面位置。第十图为表示依本发明托盘的变形实施形态之部份剖面图,与第六图系相同剖面位置。第十一图为表示依本发明托盘之另外的变形实施形态的部份剖面图,与第六图系相同剖面位置。 |
