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<p>마킹용 트랜지스터 회로가 반도체 칩에 설치된다. 이 회로는 전원 패드와 접지 패드 사이에 직렬 접속된 P-형 MOS 트랜지스터 및 N-형 MOS 트랜지스터, 시험용 신호 단자에 접속되어 상기 N-형 MOS 트랜지스터의 드레인에 접속된 출력단을 갖는 제 1 인버터와 상기 제 1 인버터의 출력 신호가 입력되어 상기 P-형 MOS 트랜지스터의 드레인에 접속되는 출력단을 갖는 제 2 인버터를 포함한다. 칩의 기능 시험이 실시되어 상기 칩이 불량으로 판정되면, 이어서 상기 마킹용 트랜지스터 회로에 랫치업을 발생시키기 위하여 상기 단자에 입력된 신호는 높은 레벨로 되어 상기 트랜지스터가 손상되고, 그리하여 상기 마킹용 트랜지스터 회로는 외관상 식별 가능해진다. 그 결과로써, 불량칩을 확실하게 식별하고 인접 칩에 악영향을 미치는 것을 방지하는 것이 가능하다.</p> |
