| 主权项 |
1.一种半导体积体电路装置,其具备输入电路,此输入电路包含:差动放大电路,接受由外部端子所供给之输入讯号;第1开关MOSFET,将第1工作电压供给上述差动放大电路;第2开关MOSFET,将第2工作电压供给上述差动放大电路;及偏压产生电路,在接受上述输入讯号后,可产生控制电压,以在该输入讯号在上述第1与第2工作电压之中心电压附近时使上述第1与第2开关MOSFET为接通状态,在该输入讯号于一定期间为于上述第1或第2电压时,使上述第1或第2开关MOSFET中之一方为接通状态,另一方为断开状态,以形成与其对应之输出信号;并可供给;对应上述第1工作电压与第2工作电压之第1振幅输入讯号;及对应上述第1工作电压与第2工作电压间所设定之中间电压之第2振幅输入讯号二者。2.如申请专利范围第1项之半导体体积电路装置,其中上述差动放大电路,包含:第1导电型之差动MOSFET,接收上述输入讯号与对应其逻辑临限値电压之基准电压;第2导电型之负荷MOSFET,设在上述差动MOSFET之汲极侧并成电流镜形态;及第1导电型之定电流MOSFET,设在上述差动MOSFET被共通化之源极侧并将定电压供给闸极。3.如申请专利范围第2项之半导体体积电路装置,其中上述第2开关MOSFET,包括第2导电型MOSFET,被连接于上述第2导电型负荷MOSFET,上述第1开关MOSFET,包括第1导电型MOSFET,被连接于上述第1导电型定电流MOSFET。4.如申请专利范围第1至第3项中任一项之半导体积体电路装置,其中上述偏压产生电路包括:第1导电型之第3 MOSFET,上述输入讯号供给至闸极且上述第1工作电压供给至源极;第2导电型之第4 MOSFET,上述输入讯号供给至闸极且上述第2工作电压供给至源极;及高电阻机构,设于上述第3 MOSFET之汲极与第4 MOSFET之汲极间;并从上述第3 MOSFET之汲极输出供给上述第2开关MOSFET闸极之控制电压,从上述第4 MOSFET之汲极输出供给上述第1开关MOSFET闸极之控制电压。5.如申请专利范围第4项之半导体积体电路装置,其中上述高电阻机构包括:使各个为接通状态之工作电压供给至闸极,并成为并联形态之第1导电型与第2导电型之2个MOSFET。6.如申请专利范围第1至第3项中任何一项之半导体积体电路装置,其中上述偏压产生电路包括:第1导电型之第3 MOSFET,上述输入讯号供给至闸极且上述第1工作电压供给至源极;第2导电型之第4 MOSFET,上述输入讯号供给至闸极且上述第2工作电压供给至源极;及第1与第2高电阻机构,被设于上述第3 MOSFET之汲极与第4 MOSFET之汲极间;并从上述第1与第2高电阻机构之连接点输出供给上述第1与第2开关MOSFET闸极之控制电压。7.如申请专利范围第1至第3项中任何一项之半导体积体电路装置,其中上述偏压产生电路包括;第1导电型之第3 MOSFET,上述输入讯号供给至闸极且上述第1工作电压供给至源极;构成第2导电型高电阻元件之MOSFET,上述输入讯号供给至闸极且上述第2工作电压供给至源极;第2导电型之第4 MOSFET,上述输入讯号供给至闸极且上述第2工作电压供给至源极;及构成第1导电型高电阻元件之MOSFET,上述输入讯号供给至闸极且上述第1工作电压供给至源极;从上述第3 MOSFET之汲极输出供给上述第2开关MOSFET闸极之控制电压,并从上述第4 MOSFET之汲极输出供给上述第1开关MOSFET闸极之控制电压8.如申请专利范围第5项之半导体积体电路装置,其中上述输入讯号包括时钟讯号及对应其供给之多数输入讯号,接收除上述时钟讯号之输入讯号之多数输入电路更分别包括:一电路,在停止供给上述外部输入讯号之一定工作模式下,强制使设于上述第3 MOSFET与第4 MOSFET间并构成高电阻元件之并联形态之2个MOSFET与上述定电流MOSFET为断开状态,及另一MOSFET,将差动放大电路之输出讯号固定于第1工作电压或第2工作电压。9.如申请专利范围第1至第3项中任何一项之半导体积体电路装置,其系构成动态型RAM,而该动态型RAM具有记忆单元包括:多数字线及与其交叉配置之多数位元线;位址选择MOSFET,被设于上述多数字线与多数位元线之一定交点并将闸极连接于对应字线;及记忆电容器,藉上述位址选择MOSFET被连接于对应之位元线与一定电极间。10.如申请专利范围第8项之半导体积体电路装置,其系构成动态型RAM,而该动态型RAM具有记忆单元包括:多数字线及与其交叉配置之多数位元线;位址选择MOSFET,设于上述多数字线与多数位元线之一定交点并将闸极连接于对应字线;及记忆电容器,藉上述位址选择MOSFET被连接于对应之位元线与一定电位间;而接收上述资料讯号之输入电路,为省略上述第1与第2开关MOSFET者。11.一种半导体积体电路装置,其系包括:差动放大电路,包含第1输入端子及第1输出端子;第1开关MOSFET,将第1电源电压供给上述差动放大电路;第2开关MOSFET,将第2电源电压供给上述差动放大电路;控制电路,随供给上述第1输入端子之输入讯号控制上述第1开关MOSFET及第2开关MOSFET;藉由将对应上述第1电源电压之高电平讯号及对应上述第2电源电压之低电平讯号中之任一讯号供给上述第1输入端子,而从上述第1输出端子获得各对应之输出信号,随上述高电平讯号供给至上述第1输入端子使上述第1开关MOSFET与上述第2开关MOSFET之一方为接通状态而另一方为断开状态,随上述高电平讯号供给至上述第1输入端子使上述第1开关MOSFET与上述第2开关MOSFET之上述一方为接通状态而另一方为断开状态,上述控制电路包括连接各闸极并连接各汲极之P通道型输出MOSFET与N通道型通出MOSFET,将上述高电平讯号之上述低电平讯号中之任一供给上述闸极,使各对应一方之输出MOSFET为接通状态而另一方之输出MOSFET为断开状态。12.一种半导体积体电路装置,其系包括:差动放大电路,包括第1输入端子及第1输出端子;第1开关MOSFET,将第1电源电压供给上述差动放大电路;第2开关MOSFET,将第2电源电压供给上述差动放大电路;控制电路,随供给至上述第1输入端子之输入讯号控制上述第1开关MOSFET及第2开关MOSFET;藉由将对应上述第1电源电压之第1高电平讯号及对应上述第2电源电压之第1低电平讯号而成之第1放大讯号供给上述第1输入端子而从上述第1输出端子获得各对应之输出讯号。随上述第1高电平讯号供给上述第1输入端子使上述第1开关MOSFET与上述第2开关MOSFET之一方为接通状态而另一方为断开状态,随上述第1低电平讯号供给上述第1输入端子使上述第1开关MOSFET与上述第2开关MOSFET之上述一方为断开状态而另一方为接通状态,随低于上述第1高电平讯号之第2高电平讯号与高于上述第1低电平讯号之第2低电平讯号而成之第2放大讯号供给至上述第1输入端子,使上述第1开关MOSFET与上述第2开关MOSFET均为接通状态。13.如申请专利范围第12项之半导体积体电路装置,其中上述控制电路包括连接各闸极并连接各汲极之P通道型输出MOSFET与N通道型输出MOSFET,将上述高电平讯号及上述低电平讯号中之任一供给上述闸极,使各对应一方之输出MOSFET为接通状态而另一方之输出MOSFET为断开状态。14.一种半导体积体电体装置,其系包括:第1差动放大电路,含第1导电型之一对差动MOSFET;及第1 MOSFET,设于与其共通之源极,形成工作电流;第2差动放大电路,含第2导电型之一对差动MOSFET;及第2 MOSFET,设于与其共通之源极,形成工作电流;及输出电路;上述第1差动放大电路之一方的输入端子与上述第2差动放大电路之一方的输入端子系被供给输入讯号;上述第1差动放大电路之另一方输入端子与上述第2差动放大电路之另一方输入端子系被系给上述输入讯号之高电平与低与平之中间电位的基准电压;上述第1差动放大电路与第2差动放大电路之彼此同相的输出讯号系被供给至上述输入电路之输入端子;上述输出电路之输出端子,系连接于上述第1及第2MOSFET之闸极。15.一种半导体积体电路装置,其系包括:第1差动放大电路,含第1导电型之一对差动MOSFET;及设于与其共通之源极和第一电源端子间之第1MOSFET;第2差动放大电路,含第2导电型之一对差动MOSFET;及设于与其共通之源极和第2电源端子间之第2 MOSFET;上述第1差动放大电路之一方的输入端子与上述第2差动放大电路之一方的输入端子系被供给共通之输入讯号;上述第1差动放大电路之另一方的输入端子与上述第2差动放大电路之另一方的输入端子系被供给上述输入讯号之高电平与低电平之中间电位的基准电压;上述第1差动放大电路与第2差动放大电路之彼此系连接于同相之输入端子;根据得自上述输出端子之信号,上述第1及第2 MOSFET系被控制成其中之一方系成接通之状态,而另一方系成断开之状态。16.一种半导体积体电路装置,其系包括:第1差动放大电路,含第1导电型之差动MOSFET,设于与其共通之源极且赋与工作电流之第1导电型第1MSOFET,及设于上述差动MOSFET之汲的电流镜形态之第1负荷电路;第2导电型之第3 MOSFET,设于上述第1负荷电路与第1工作电压之间;第1导电型之第4 MOSFET,设于上述第2负荷电路与第2工作电压之间;以及反相电路,形成输出讯号;上述第1及第2差动放大电路各自之一方的输入端子系被供给输入讯号,上述第1及第2差动放大电路各自之另一方输入端子系被供给上述输入讯号之高电平与低电平之中间的电压;上述第1与第2差动放大电路之彼此同相的输入端子系连接于上述输入电路之输入端子;根据电源关闭讯号,上述第1.第2.第3及第4 MOSFET之任一者均成断开状态,藉由根据上述电源开关讯号而设成接通状态之MOSFET,上述输出端子系被固定于上述第1或第2工作电压。17.如申请专利范围第16项之半导体积体电路装置,其中将上述反相电路之输出讯号反馈于上述第1与第2MOSFET之闸极,由接收因上述电源关闭讯号而成为固定电位之输出端子讯号之反相电路之输出讯号成为接通状态之第1或第2 MOSFET所对应之上述第3或第4 MOSFET中之任一,由上述电源关闭讯号而成为断开状态。18.如申请专利范围第16项之半导体积体电路装置,更包括:偏压产生电路,在接受上述输入讯号后,可产生控制电压,以在该输入讯号在上述第1与第2工作电压之中心电压附近时使上述第1与第2开关MOSFET为接通状态,在该输入讯号于一定期间为于上述第1或第2电压时,使上述第1或第2开关MOSFET中之一方为接通状态,另一方为断开状态,以形成与其对应之输出信号;并可供给:第1振幅入讯号,被设成对应上述第1工作电压与第2工作电压之较大讯号振幅;及第2振幅输入讯号,被设成对应上述第1工作电压与第2工作电压间一定中间电压之较小讯号振幅二者。19.如申请专利范围第18项之半导体积体电路装置,其中上述第1与第2 MOSFET包括:对应供给上述第1振幅输入讯号之第1工作模式之MOSFET;及对应供给上述第2振幅输入讯号之第2工作模式之MOSFET;之并联电路,将上述偏压产生电路形成之控制讯号供给对应上述第1工作模式之MOSET之闸极,并将上述反相电路之输入讯号反馈于对应上述第2工作模式之MOSFET之闸极。20.如申请专利范围第19项之半导体积体电路装置,其中上述偏压产生电路包括:第2导电型之第5 MOSFET,上述输入讯号供给至闸极而上述第1工作电压供给至源极;第1导电型之第6 MOSFET,上述输入讯号供给至闸极而上述第2工作电压供给至源极;及第1与第2高电阻机构,设于上述第5 MOSFET之汲极与第6 MOSFET之汲极间;并从上述第1与第2高电阻机构之连接点形成上述控制电压。21.如申请专利范围第14至第20项中任一项之半导体积体电路装置,其系构成动态型RAM,而该动态型RAM具有记忆单元包括;多数字线及与其交叉配置之多数位元线;位址选择MOSFET,设于上述多数字线与多数位元线之一定交点并将闸极连接于对应字线;及记忆电容器,藉上述位址选择MOSFET被连接于对应之位元线与一定电位间。图式简单说明:第一图系依照本发明有关半导体积体电路装置所设输入电路之一实施例构造图。第二图系本发明有关之输入电路一实施例构造图。第三图系第二图之偏压产生电路之输出入电压特性图。第四图系第二图之输入电路之模拟结果波形图。第五图A及第五图B系本发明有关之输入电路工作一例之波形图。第六图系本发明有关之输入电压跟踪型偏压产生电路之其他一实施例电路图。第七图系本发明有关之输入电压跟踪型偏压产生电路之另一其他实施例电路图。第八图系本发明有关输入电路之其他一实施例电路图。第九图系第七图之输入电压跟踪型偏压产生电路之输出入电压特性图。第十图系本发明有关输入电路之另一其他实施例电路图。第十一图系说明第八图之输入电路工作一例之波形图。第十二图系本发明有关输入电路之另一实施例电路图。第十三图A及第十三图B系说明本发明有关输入电路之SSTL介面时工作之特性图。第十四图A及第十四图B系说明本发明有关输入电路之LVTTL介面时工作之特性图。第十五图系本发明有关输入电路之另一实施例电路图。第十六图系第十二图之输入电路所用讯号产生电路之一实施例电路图。第十七图系第十五图之输入电路所用讯号产生电路之一实施例电路图。第十八图系本发明有关输入电路之另一实施例电路图。第十九图系本发明有关输入电路之另一实施例电路图。第二十图系本发明有关输入电路之另一实施例电路图。第二十一图系本发明有关输入电路之另一实施例电路图。第二十二图系本发明有关输入电路之另一实施例电路图。第二十三图系本发明适用之动态型RAM之一实施例概略布置图。第二十四图系本发明有关动态型RAM之感测放大部为中心之位址输入至资料输出之简化一实施例电路图。第二十五图系本发明适用SDRAM一实施例之全部方块图。第二十六图系本发明适用之微电脑系统一实施例之方块图。第二十七图系本发明有关半导体积体电路装置输出电路之一实施例电路图。 |
