| 主权项 |
1.一种半导体积体电路装置之制造方法,是属于一种在半导体基板上设置由记忆格选择电晶体及直列连接于彼之资讯储存用容量元件等所构成之复数个的记忆格之半导体积体电路装置之制造方法,其特征是具有:(a)在上述半导体基板上形成平面孤立矩形状的第1领域之过程;及(b)在半导体基板上形成延伸于与上述第1领域交叉的方向的字元线之过程;及(c)在上述第1领域中挟持上述字元线的正下方的通道领域而形成上述记忆格选择电晶体的源极及汲极用之一对的半导体领域之过程;及(d)形成用以覆盖藉由上述(a)~(c)过程而形成之记忆格选择电晶体的第1层间绝缘膜之过程;及(e)在上述第1层间绝缘膜中形成:位元线用的配线沟;及位元线用的连接孔;该位元线用的连接孔为上述位元线用的配线沟的一部份,延伸于与上述位元线用的配线沟的延伸方向成平面交叉的方向,并且在平面重叠于上述记忆格选择电晶体的一方半导体领域之领域中,一体连接于该位元线用的配线沟,而且上述记忆格选择电晶体的一方半导体领域被露出;等之过程;及(f)形成位元线之过程;该位元线是在上述位元线用的配线沟及位元线用的连接孔中埋入导体性构件,且位元线用的配线沟内的配线部与位元线用的连接孔内的连接部为一体成形;及(g)在上述位元线的上方形成与上述记忆格选择电晶体的另一方半导体领域进行电气性连接之资讯储存用容量元件之过程。2.如申请专利范围第1项之半导体积体电路装置之制造方法,其中上述第1层间绝缘膜是于以能够反映出下层的段差之方式而被覆盖的第1绝缘膜上覆盖由可相对地提高对该第1绝缘膜的蚀刻选择比的材料所构成之第2绝缘膜;上述位元线用的配线沟及位元线用的连接孔的形成过程是具有在提高上述第1绝缘膜与第2绝缘膜的蚀刻选择比的状态下进行蚀刻处理之过程。3.如申请专利范围第1或2项之半导体积体电路装置之制造方法,其中上述位元线用的配线沟及位元线用的连接孔,是以相同的光罩膜作为蚀刻光罩而形成。4.如申请专利范围第1或2项之半导体积体电路装置之制造方法,其中在形成上述位元线用的配线沟及位元线用的连接孔时,使用相同的光罩膜来形成上述资讯储存用容量元件用的连接孔。5.如申请专利范围第4项之半导体积体电路装置之制造方法,其中在上述位元线用的配线沟,位元线用的连接孔及资讯储存用容量元件用的连接孔中埋入导体性构件,而来形成上述位元线与资讯储存用容量元件用的栓塞。6.如申请专利范围第5项之半导体积体电路装置之制造方法,其中在形成上述位元线与资讯储存用容量元件用的栓塞时具有:在形成上述位元线用的配线沟,位元线用的连接孔及资讯储存用容量元件用的连接孔后,以能够埋入这些配线沟及连接孔之方式来将导体性构件覆盖于第1层间绝缘膜上之过程;及以能够使上述导体性构件残留于上述位元线用的配线沟,位元线用的连接孔及资讯储存用容量元件用的连接孔内之方式,藉由化学机械研磨处理来切削上述导体性构件之过程。7.如申请专利范围第5项之半导体积体电路装置之制造方法,其中具有:在上述位元线及资讯储存用容量元件用的栓塞之形成过程后,将第3绝缘膜覆盖于上述第1层间绝缘膜上的全面之过程;及在上述第3绝缘膜上覆盖由可相对地提高对第3绝缘膜的蚀刻选择比的材料所构成的第4绝缘膜之过程;及在上述第4绝缘膜中,使上述第3绝缘膜具有蚀刻阻挡件的功能,而来形成露出第3绝缘膜的上面之上述资讯储存用容量元件形成用的容量元件孔之过程;及在上述第4绝缘膜上及容量元件孔的内面覆盖供以形成上述资讯储存用容量元件的下部电极之第1下部电极用导体性构件之过程;及在上述1下部电极用导体性构件上,以能够反映出下层的段差之方式来覆盖第5绝缘膜,然后予以进行回蚀刻,而于上述容量元件孔内之第1下部电极用导体性构件的侧面形成由第5绝缘膜所构成的侧壁绝缘膜之过程;及以上述侧壁绝缘膜作为蚀刻光罩,而来蚀刻去除自此露出的第1下部电极用导体性构件,然后以侧壁绝缘膜及被残留的第1下部电极用导体性构件作为蚀刻光罩,而来蚀刻去除自此露出的第3绝缘膜,而形成露出上述资讯储存用容量元件的栓塞的上面之资讯储存用容量元件的第2连接孔之过程;及使上述第3绝缘膜具有蚀刻阻挡件的功能,而来蚀刻去除上述侧壁绝缘膜及上述第4绝缘膜,然后在第3绝缘膜上以能够覆盖上述第1下部电极用导体性构件之方式来覆盖第2下部电极用导体性构件之过程;及经由利用回蚀刻来将上述第2下部电极用导体性构件予以形成于上述资讯储存用容量元件的第2连接孔的侧面之连接部来形成与上述资讯储存用容量元件的栓塞进行电气性连接的下部电极之过程。8.如申请专利范围第2项之半导体积体电路装置之制造方法,其中上述位元线用的配线沟及位元线用的连接孔,是分别以个别的光罩膜作为蚀刻光罩而形成。9.如申请专利范围第8项之半导体积体电路装置之制造方法,其中在形成上述位元线用的连接孔时,使用相同的光罩膜来形成上述资讯储存用容量元件用的连接孔。10.如申请专利范围第2项之半导体积体电路装置之制造方法,其中具有:在上述位元线用的配线沟及位元线用的连接孔中埋入导体性构件,而来形成上述位元线之过程;及在上述位元线形成过程后,将第3绝缘膜覆盖于上述第1层间绝缘膜上的全面之过程;及在上述第3绝缘膜上覆盖由可相对地提高对第3绝缘膜的蚀刻选择比的材料所构成的第4绝缘膜之过程;及在上述第4绝缘膜上覆盖由可相对地提高对第4绝缘膜的蚀刻选择比的材料所构成的阻挡膜之过程;及在上述第4绝缘膜及阻挡膜中,使上述第3绝缘膜具有蚀刻阻挡件的功能,而来形成露出第3绝缘膜的上面之上述资讯储存用容量元件形成用的容量元件孔之过程;及在上述阻挡膜上及容量元件孔的内面覆盖供以形成上述资讯储存用容量元件的下部电极之第1下部电极用导体性构件之过程;及在上述1下部电极用导体性构件上,以能够反映出下层的段差之方式来覆盖第5绝缘膜,然后予以进行回蚀刻,而于上述容量元件孔内之第1下部电极用导体性构件的侧面形成由第5绝缘膜所构成的侧壁绝缘膜之过程;及以上述侧壁绝缘膜作为蚀刻光罩,而来蚀刻去除自此露出的第1下部电极用导体性构件,然后以侧壁绝缘膜及被残留的第1下部电极用导体性构件及阻挡膜作为蚀刻光罩,而来蚀刻去除自此露出的第3绝缘膜及第1绝缘膜,而形成露出上述记忆格选择电晶体的一方半导体领域之资讯储存用容量元件的连接孔之过程;及在上述阻挡膜上及容量元件孔内覆盖上述第1下部电极用导体性构件,并以能够埋入上述资讯储存用容量元件的连接孔之方式来覆盖第2下部电极用导体性构件,且予以进行回蚀刻,而藉此经由上述资讯储存用容量元件的连接孔来形成与上述记忆格选择电晶体的一方半导体领域进行电气性连接的下部电极之过程。11.如申请专利范围第1项之半导体积体电路装置之制造方法,其中上述第1层间绝缘膜是在以能够反映出下层的段差之方式而被覆盖的第1绝缘膜上,经由第2绝缘膜(由可相对地提高对该第1绝缘膜的蚀刻选择比的材料所构成)来覆盖第3绝缘膜(由可相对地提高对该第2绝缘膜的蚀刻选择比的材料所构成);上述位元线用的配线沟及位元线用的连接孔的形成过程是具有在提高上述第1绝缘膜与第2绝缘膜的蚀刻选择比的状态下进行蚀刻处理之过程。12.如申请专利范围第11项之半导体积体电路装置之制造方法,其中上述位元线用的配线沟及位元线用的连接孔,是以相同的光罩膜作为蚀刻光罩而形成。13.如申请专利范围第12项之半导体积体电路装置之制造方法,其中在形成上述位元线用的配线沟及位元线用的连接孔时,使用相同的光罩膜来形成上述资讯储存用容量元件用的连接孔。14.如申请专利范围第13项之半导体积体电路装置之制造方法,其中在上述位元线用的配线沟,位元线用的连接孔及资讯储存用容量元件用的连接孔中埋入导体性构件,而来形成上述位元线与资讯储存用容量元件用的栓塞。15.如申请专利范围第14项之半导体积体电路装置之制造方法,其中在形成上述位元线与资讯储存用容量元件用的栓塞时具有:在形成上述位元线用的配线沟,位元线用的连接孔及资讯储存用容量元件用的连接孔后,以能够埋入这些配线沟及连接孔之方式来将导体性构件覆盖于第1层间绝缘膜上之过程;及以能够使上述导体性构件残留于上述位元线用的配线沟,位元线用的连接孔及资讯储存用容量元件用的连接孔内之方式,藉由化学机械研磨处理来切削上述导体性构件之过程16.如申请专利范围第14项之半导体积体电路装置之制造方法,其中具有:在上述位元线及资讯储存用容量元件用的栓塞之形成过程后,在上述第3绝缘膜上的全面覆盖由可相对地提高对第3绝缘膜的蚀刻选择比的材料所构成的第4绝缘膜之过程;及在上述第4绝缘膜中,使上述第3绝缘膜具有蚀刻阻挡件的功能,而来形成露出第3绝缘膜及上述资讯储存用容量元件的栓塞的上面之上述资讯储存用容量元件形成用的容量元件孔之过程;及在上述第4绝缘膜上及容量元件孔的内面覆盖供以形成上述资讯储存用容量元件的下部电极之第1下部电极用导体性构件之过程;及在上述第1下部电极用导体性构件上覆盖第6绝缘膜之后,以仅残留于容量元件孔内之试予以去除之后,以该残留的第6绝缘膜作为蚀刻光罩来去除上述第4绝缘膜上的第1下部电极用的导体性构件,而藉此来形成下部电极之过程。17.如申请专利范围第16项之半导体积体电路装置之制造方法,其中具有:在上述下部电极形成之后,以上述第3绝缘膜作为蚀刻阻挡件,而于去除第4绝缘膜之后,在上述下部电极的表面形成容量绝缘膜,并且在其表面形成上部电极,而来形成讯储存用容易元件之过程。18.如申请专利范围第16项之半导体积体电路装置之制造方法,其中具有:在形成上述资讯储存用容量元件形成用的容易元件孔之后,蚀刻去除自此露出的第3绝缘膜,接着在使上述资讯储存用容量元件用之栓塞的上部露出之后,在上述第4绝缘膜上及容量元件孔的内面覆盖供以形成上述资讯储存容量元件的下部电极的第1下部电极用导体性构件之过程。19.如申请专利范围第11项之半导体积体电路装置之制造方法,其中具有:在上述位元线用的配线沟及位元线用的连接孔中埋入导体性构件,而来形成上述位元线之过程;及在上述位元线形成过程后,在上述第3绝缘膜上全面覆盖由可相对地提高对第3绝缘膜的蚀刻选择比的材料所构成的第4绝缘膜之过程;及在上述第4绝缘膜上覆盖由可相对地提高对第4绝缘膜的蚀刻选择比的材料所构成的阻挡膜之过程;及在上述第4绝缘膜及阻挡膜中,使上述第3绝缘膜具有蚀刻挡件的功能,而来形成露出第3绝缘膜的上面之上述资讯储存用容量元件形成用的容量元件孔之过程;及在上述阻挡膜上及容量元件孔的内面覆盖供以形成上述资讯储存用容量元件的下部电极之第1下部电极用导体性构件之过程;及在上述1下部用导体性构件上,以能够反映出下层的段差之方式来覆盖第5绝缘膜,然后予以进行回蚀刻,而于上述容量元件孔内之第1下部电极用导体性构件的侧面形成由第5绝缘膜所构成的侧壁绝缘膜之过程;及以上述侧壁绝缘膜作为蚀刻光罩,而来蚀刻去除自此露出的第1下部电极用导体性构件,然后以侧壁绝缘膜及被残留的第1下部电极用导体性构件及阻挡膜作为蚀刻光置,而来蚀刻去除自此露出的第3绝缘膜及第1绝缘膜,而形成露出上述记忆格选择电晶体的一方半导体领域之资讯储存用容量元件的连接孔之过程;及在上述阻挡膜上及容量元件孔内覆盖上述第1下部电极用导体性构件,并以能够埋入上述资讯储存用容量元件的连接孔之方式来覆盖第2下部电极用导体性构件之过程;及对上述第2下部电极用导体性构件进行回蚀刻,而此经由残留于上述资讯储存用容量元件的连接孔内的第2下部电极用导体性构件来形成与上述记忆格选择电晶体的一方半导体领域进行电气性连接的下部电极之过程。20.如申请专利范围第1项之半导体积体电路装置之制造方法,其中具有:在进行上述(e)过程时,在上述第1层间绝缘膜中,于记忆体的周边电路领域形成配线用沟,及连接于上述配线用沟,且电无性连接于该周边电路用的元件的配线用连接孔之过程;及在进行上述(f)过程时,在上述配线用沟及配线用连接孔中埋入导体性构件,而形成配线用沟内的配线部与配线用连接孔内的连接部为一体成形而构成的配线之过程。21.如申请专利范围第1项之半导体积体电路装置之制造方法,其中具有:分别藉由各个的曝光处理来复写记忆格选择电晶体之闸极的图案,及除此以外的其他电晶体之闸极的图案之过程。22.如申请专利范围第1项之半导体积体电路装置之制造方法,其中具有:在形成于上述半导体基板上的层间绝缘膜中,针对于其下层中被设置于同层或异层且露出彼此隔离的复数个第1导体性构件的连接孔进行穿孔之过程;及在上述连接孔内埋入第2导体性构件,且电气性连接上述彼此隔离的复数个第1导体性构件之过程。23.如申请专利范围第1项之半导体积体电路装置之制造方法,其中上述第1层间绝缘膜是由下层依次覆盖;以能够反映出下层的段差之方式而覆盖之第1绝缘膜,及由可相对地提高对上述第1绝缘膜的蚀刻选择比的材料所构成之第2绝缘膜,及由可相对地提高对上述第2绝缘膜的蚀刻选择比的材料所构成之第7绝缘膜,及由可相对地提高对上述第7绝缘膜的蚀刻选择比的材料所构成之第8绝缘膜。上述位元线用的配线沟的形成过程是具有:以其配线沟形成用的光罩膜作为蚀刻光罩,而于提高上述第7绝缘膜与第8绝缘膜的蚀刻选择比的状态下进行蚀刻处理之过程;上述位元线用的配线沟的形成过程是具有:以其连接孔形成用的光罩膜作为蚀刻光罩,而于提高上述第1绝缘膜与第2绝缘膜的蚀刻选择比的状态下进行蚀刻处理之过程。24.一种半导体积体电路装置之制造方法,是属于一种在半导体基板上设置由记忆格选择电晶体直列连接于彼之资讯储存用容量元件等所构成之复数个的记忆格之半导体积体电路装置之制造方法,其特征是具有:(a)在上述半导体基板上形成记忆格先择电晶体之过程;及(b)形成覆盖上述记忆格选择电晶体及其以外的电晶体的第1层间绝缘膜之过程;及(c)在上述第1层间绝缘膜上覆盖阻挡膜之过程;及(d)在上述阻挡膜及第1层间绝缘膜中形成露出上述记忆格选择电晶体的一方半导体领域之资讯储存用容量元件用的连接孔之后,形成在其内部埋入导体性构件的资讯储存用容量元件用的栓塞之过程;及(e)在上述阻挡膜上覆盖由可相对地提高对阻挡膜的蚀刻选择比的材料所构成的容量元件形成用绝缘膜之过程;及(f)在上述容量元件形成用绝缘膜中,以上述阻挡膜作为蚀刻阻挡件,而来形成露出该阻挡膜及上述记忆格选择电晶体的栓塞的上面之上述资讯储存用容量元件形成用的容量元件孔之过程;及(g)在上述容量元件形成用绝缘膜上及容量元件孔内面覆盖供以形成上述资讯储存用容量元件的下部电极之第1下部电极用的导体性构件之过程;及(h)在上述第1下部电极用导体性构件上覆盖下部电极形成用绝缘膜之后,以仅残留于容量元件孔内之方式予以去除之后,以该残留的下部电极形成用绝缘膜作为蚀刻光罩来去除上述容量元件形成用绝缘膜上的第1下部电极用导体性构件,而藉此来形成下部电极之过程。25.如申请专利范围第24项之半导体积体电路装置之制造方法,其中具有:在上述下部电极形成之后,以上述阻挡膜作为蚀刻阻挡件,而于去除容量元件形成用绝缘膜之后,在上述下部电极的表面形成容量绝缘膜,并且在其表面形成上部电极,而来形成资讯储存用容量元件之过程。26.一种半导体积体电路装置之制造方法,是属于一种在半导体基板上设置由记忆格选择电晶体及直列连接于彼之资讯储存用容量元件等所构成之复数个的记忆格之半导体积体电路装置之制造方法,其特征是具有:(a)在上述半导体基板上形成记忆格选择电晶体之过程;及(b)形成覆盖上述记忆格选择电晶体及其以外的电晶体的第1层间绝缘膜之过程;及(c)在上述第1层间绝缘膜上覆盖阻挡膜之过程;及(d)在上述阻挡膜及第1层间绝缘膜中形成露出上述记忆格选择电晶体的一方半导体领域之资讯储存用容量元件用的连接孔之后,形成在其内部埋入导体性构件的资讯储存用容量元件用的栓塞之过程;及(e)在上述阻挡膜上覆盖由可相对地提高对阻挡膜的蚀刻选择比的材料所构成的容量元件形成用绝缘膜之过程;及(f)在上述容量元件形成用绝缘膜中,以上述阻挡膜作为蚀刻阻挡件,而来形成露出该阻挡膜及上述记忆格选择电晶体的栓塞的上面之上述资讯储存用容量元件形成用的容量元件孔之过程;及(g)蚀刻去除自上述容量元件孔露出的阻挡膜,而使上述资讯储存用容量元件用的栓塞的上部露出之过程;及(h)在上述(g)过程之后,在上述容量元件形成用绝缘膜上及容量元件孔内面覆盖供以形成上述资讯储存用容量元件的下部电极之第1下部电极用导体性构件之过程;及(i)在上述第1下部电极用导体性构件上覆盖下部电极形成用绝缘膜之后,以仅残留于容量元件孔内之方式予以去除之后,以该残留的下部电极形成用绝缘膜作为蚀刻光罩来去除上述容量元件形成用绝缘膜上的第1下部电极用导体性构件,而藉此来形成下部电极之过程。27.一种半导体积体电路装置之制造方法,是属于一种在半导体基板上设置由记忆格选择电晶体及直列连接于彼之筒形的资讯储存用容量元件等所构成之复数个的记忆格之半导体积全电路装置之制造方法,其特征是具有:在形成上述资讯储存用容量元件的下部电极形成用的导体性构件之后,在其侧壁形成侧壁膜,并以该侧壁膜作为蚀刻光罩,而来形成自上述下部电极形成用的导体性构件的底部中央延伸至下层的连接孔之过程。28.一种半导体积体电路装置之制造方法,是属于一种在半导体基板上设置由记忆格选择电晶体及直列连接于彼之资讯储存用容量元件等所构成之复数个的记忆格之半导体积体电路装置之制造方法,其特征是具有:(a)在上述半导体基板上形成记忆格选择电晶体之过程;及(b)形成覆盖上述记忆格选择电晶体及其以外的电晶体的第1层间绝缘膜之过程;及(c)在上述第1层间绝缘膜上覆盖阻挡膜之过程;及(d)在上述第1阻挡膜上覆盖由可相对地提高对该阻挡膜的蚀刻选择比的材料所构成的容量元件形成用绝缘膜之过程;及(e)在上述容量元件形成用绝缘膜之覆盖第2阻挡膜之过程;及(f)在上述容量元件形成用绝缘膜及第2阻挡膜中,以上述第1阻挡膜作为蚀刻阻挡件,而形成露出该第1阻挡膜的上面之上述资讯储存用容量元件形成用的容量元件孔之过程;及(g)在上述第2阻挡膜上及容量元件孔的内面覆盖供以形成上述资讯储存用容量元件的下部电极之第1下部电极用导体性构件之过程;及(h)在上述1下部电极用导体性构件上,以能够反映出下层的段差之方式来覆盖绝缘膜,然后予以进行回蚀刻,而于上述容量元件孔内之第1下部电极用导体性构件的侧面形成由该绝缘膜所构成的侧壁绝缘膜之过程;及(i)以上述侧壁绝缘膜作为蚀刻光罩,而来蚀刻去除自此露出的第1下部电极用导体性构件,然后以侧壁绝缘膜及被残留的第1下部电极用导体性构件及第2阻挡膜作为蚀刻光罩,而来去除自此露出的第1层间绝缘膜,而形成露出上述记忆格选择电晶体的一方半导体领域之资讯储存用容量元件的连接孔之过程;及(j)在上述第2阻挡膜上及容量元件孔内覆盖上述第1下部用导体性构件,并以能够埋入上述资讯储存用容量元件的连接孔之方式来覆盖第2下部电极用导体性构件之过程;及(k)对上述第2下部电极用导体性构件及其下层的第2阻挡膜进行回蚀刻,而藉此经由残留于上述资讯储存用容量元件的连接孔内的第2下部电极用导体性构件来形成与上述记忆格选择电晶体的一方半导体领域进行电气性连接的下部电极之过程。29.一种半导体积体电路装置之制造方法,是属于一种在半导体基板上设置由记忆格选择电晶体及直列连接于彼之资讯储存用容量元件等所构成之复数个的记忆格之半导体积电路装置之制造方法,其特征是具有:(a)在上述半导体基板上形成记忆格选择电晶体及其以外的电晶体之过程;及(b)形成覆盖上述记忆格选择电晶体及其以外的电晶体的第1层间绝缘膜之过程;及(c)在第1层间绝缘膜中形成露出上述记忆格选择电晶体的一方半导体领域之资讯储存用容量元件用的第1连接孔之后,在其内部埋入导体性构件,而来形成资讯储存用容量元件用的栓塞之过程;及(d)在上述第1层间绝缘膜上覆盖用以盖上上述资讯储存用容量元件用的栓塞的阻挡膜之过程;及(e)在上述阻挡膜上覆盖由可相对地提高对该阻挡膜的蚀刻选择比的材料所构成的容量元件形成用绝缘膜之过程;及(f)在上述容量元件形成用绝缘膜中,以上述阻挡膜作为蚀刻阻挡件,而形成露出该阻挡膜的上面之上述资讯储存用容量元件形成用的容量元件孔之过程;及(g)在上述容量元件形成用绝缘膜上及容量元件孔内面覆盖供以形成上述资讯储存用容量元件的下部电极之第1下部用导体性构件之过程;及(h)在上述第1下部电极用导体性构件上,以能够反映出下层的段差之方式来覆盖绝缘膜,然后予以进行回蚀刻,而于上述容量元件孔内之第1下部电极用导体性构件的侧面形成由该绝缘膜所构成的侧壁绝缘膜之过程;及(i)以上述侧壁绝缘膜作为蚀刻光罩,而来蚀刻去除自此露出的第1下部电极用导体性构件,然后以侧壁绝缘膜及被残留的第1下部电极用导体性构件作为蚀刻光罩,而来去除自此露出的阻挡膜,而形成露出上述资讯储存用容量元件的栓塞的上面之资讯储存用容量元件的第2连接孔之过程;及(j)以上述阻挡膜作为蚀刻阻挡件,在蚀刻去除上述侧壁绝缘膜及上述容量元件形成用绝缘膜之后,在上述阻挡膜上以能够覆盖上述第1下部电极用导体性构件之方式来覆盖第2下部电极用导体性构件之过程;及(k)对上述第2下部电极用导体性构件进行回蚀刻,而藉此经由形成于上述资讯储存用容量元件的第2连接孔的侧面之连接部来形成与上述资讯储存用容量元件用的栓塞进行电极性连接的下部电极之过程。30.一种半导体积体电路装置之制造方法,是属于一种在半导体基板上设置由记忆格选择电晶体及直列连接于彼之资讯储存用容量元件等所构成之复数个的记忆格之半导体电路装置之制造方法,其特征是具有:分别藉由各个的曝光处理来复写上述记忆格选择电晶体之闸极的图案,及除此以外的其他电晶体之闸极的图案之过程。31.一种半导体积体电路装置之制造方法,其特征是具有:在形成于上述半导体基板上的层间绝缘膜中,针对于其下层中被设置于同层或异层且露出彼此隔离的复数个第1导体性构件的连接孔进行穿孔之过程;及在上述连接孔内埋入第2导体性构件,且电气性连接上述彼此隔离的复数个第1导体性构件之过程。32.一种半导体积体电路装置,是属于一种在半导体基板上设置由记忆格选择电晶体直列连接于彼之资讯储存用容量元件等所构成之复数个的记忆格之半导体积体电路装置,其特征是具有:(a)设置于上述半导体基板之平面孤立矩形状的第1领域;及(b)在上述半导体基板上,延伸于与上述第1领域交叉的向方之字元线;及(c)在上述第1领域中,挟持上述字元线的正下方的通道领域而形成源极及汲极用之具有一对的半导体领域之上述记忆格选择电晶体;及(d)覆盖上述记忆格选择电晶体之第1层间绝缘膜;及(e)设置于上述第1层间绝缘膜之位元线用的配线沟;及(f)在上述第1层间绝缘膜中,为上述位元线用的配线沟的一部份,且延伸于与上述位元线用的配线沟的延伸方向成平面交叉的方向,而来设置于平面地重叠于上述记忆格选择电晶体的一方半导体领域之领域中,且一体连接于该位元线用的配线沟,而露出上述记忆格选择电晶体的一方半导体领域之位元线用的连接孔;及(g)由埋入于上述位元线用的配线沟及位元线用的连接孔中的导体性构件所构成之位元线;及(h)设置于比上述位元线还要上方,且与上述记忆格选择电晶体的另一方半导体领域进行电气性连接之资讯储存用容量元件。33.一种半导体积体电路装置,是属于一种在半导体基板上设置在记忆格选择电晶体及直列连接于彼之资讯储存用容量元件等所构成之复数个的记忆格之半导体积体电路装置,其特征是具有:(a)设置于上述半导体基板之平面孤立矩形状的第1领域;及(b)在上述半导体基板上,延伸于与上述第1领域交叉的方向之字元线;及(c)在上述第1领域中,挟持上述字元线的正下方的通道领域而形成源极及汲极用之具有一对的半导体领域之上述记忆格选择电晶体;及(d)覆盖上述记忆格选择电晶体之第1层间绝缘膜;及(e)设置于上述第1层间绝缘膜之位元线用的配线沟;及(f)在上述第1层间绝缘膜中,为上述位元线用的配线的一部份,且延伸于与上述位元线用的配线沟的延伸方向成平面交叉的方向,而来设置于平面地重叠于上述记忆格选择电晶体的一方半导体领域之领域中,且一体连接于该位元线用的配线沟,而露出上述记忆格选择电晶体的一方半导体领域之位元线用的连接孔;及(g)由埋入于上述位元线用的配线沟及位元线用的连接孔中的导体性构件所构成之位元线;及(h)设置于比上述位元线还要上方,且与上述记忆格选择电晶体的另一方半导体领域进行电气性连接之资讯储存用容量元件;上述位元线用配线沟是设置于上述第1层间绝缘膜的厚度方向的途中位置,且以绝缘膜(由可高于该上下绝缘膜的蚀刻选择比的材料所构成)能够作为底面之方式而形成。34.一种半导体积体电路装置,是属于一种在半导体基板上设置由记忆格选择电晶体及直列连接于彼之资讯储存用容量元件等所构成之复数个的记忆格之半导体积体电路装置,其特征是具备:上述资讯储存用容量元件的下部电极与上述记忆格选择电晶体的一方半导体领域,是经由其间所设置的导体性构件来进行电气性连接之构造,且上述导体性构件的上部突出于上述下部电极的底部。图式简单说明:第一图是表示本发明之一实施形态的半导体积体电路装置的要部剖面图。第二图是表示第一图之半导体积体电路装置的要部平面图。第三图是表示第二图之A1-A1线的剖面图。第四图是表示第二图之A2-A2线的剖面图。第五图是表示第二图之B1-B1线的剖面图。第六图是表示第二图之B2-B2线的剖面图。第七图是表示第二图之B3-B3线的剖面图。第八图是表示第一图之半导体积体电路装置的制造过程中的要部剖面图。第九图是表示接续第八图之半导体积体电路装置的制造过程中的要部剖面图。第十图是表示接续第九图之半导体积体电路装置的制造过程中的要部剖面图。第十一图是表示接续第十图之半导体积体电路装置的制造过程中的要部剖面图。第十二图是表示接续第十一图之半导体积体电路装置的制造过程中的要部剖面图。第十三图是表示接续第十二图之半导体积体电路装置的制造过程中的要部剖面图。第十四图是表示接续第十三图之半导体积体电路装置的制造过程中的要部剖面图。第十五图是表示接续第十四图之半导体积体电路装置的制造过程中的要部剖面图。第十六图是表示接续第十五图之半导体积体电路装置的制造过程中的要部剖面图。第十七图是表示接续第十六图之半导体积体电路装置的制造过程中的要部剖面图。第十八图是表示接续第十七图之半导体积体电路装置的制造过程中的要部剖面图。第十九图是表示接续第十八图之半导体积体电路装置的制造过程中的要部剖面图。第二十图是表示接续第十九图之半导体积体电路装置的制造过程中的要部剖面图。第二十一图是表示接续第二十图之半导体积体电路装置的制造过程中的要部剖面图。第二十二图是表示接续第二十一图之半导体积体电路装置的制造过程中的要部剖面图。第二十三图是表示接续第二十二图之半导体积体电路装置的制造过程中的要部剖面图。第二十四图是表示接续第二十三图之半导体积体电路装置的制造过程中的要部剖面图。第二十五图是表示接续第二十四图之半导体积体电路装置的制造过程中的要部剖面图。第二十六图是表示接续第二十五图之半导体积体电路装置的制造过程中的要部剖面图。第二十七图是表示接续第二十六图之半导体积体电路装置的制造过程中的要部剖面图。第二十八图是表示接续第二十七图之半导体积体电路装置的制造过程中的要部剖面图。第二十九图是表示接续第二十八图之半导体积体电路装置的制造过程中的要部剖面图。第三十图是表示接续第二十九图之半导体积体电路装置的制造过程中的要部剖面图。第三十一图是表示接续第三十图之半导体积体电路装置的制造过程中的要部剖面图。第三十二图是表示接续第三十一图之半导体积体电路装置的制造过程中的要部剖面图。第三十三图是表示发明之其他实施形态的半导体积体电路装置的制造过程中的要部剖面图。第三十四图是表示接续第三十三图之半导体积体电路装置的制造过程中的要部剖面图。第三十五图是表示接续第三十四图之半导体积体电路装置的制造过程中的要部剖面图。第三十六图是表示接续第三十五图之半导体积体电路装置的制造过程中的要部剖面图。第三十七图是表示接续第三十六图之半导体积体电路装置的制造过程中的要部剖面图。第三十八图是表示接续第三十七图之半导体积体电路装置的制造过程中的要部剖面图。第三十九图是表示接续第三十八图之半导体积体电路装置的制造过程中的要部剖面图。第四十图是表示接续第三十九图之半导体积体电路装置的制造过程中的要部剖面图。第四十一图是表示接续第四十图之半导体积体电路装置的制造过程中的要部剖面图。第四十二图是表示接续第四十一图之半导体积体电路装置的制造过程中的要部剖面图。第四十三图是表示接续第四十二图之半导体积体电路装置的制造过程中的要部剖面图。第四十四图是表示接续第四十三图之半导体积体电路装置的制造过程中的要部剖面图。第四十五图是表示接续第四十四图之半导体积体电路装置的制造过程中的要部剖面图。第四十六图是表示接续第四十五图之半导体积体电路装置的制造过程中的要部剖面图。第四十七图是表示本发明之其他实施形态的半导体积体电路装置的要部剖面图。第四十八图是表示第四十七图之半导体积体电路装置之对应于第二图之A1-A1线的要部剖面图。第四十九图是表示第四十七图之半导体积体电路装置之对应于第二图之A2-A2线的要部剖面图。第五十图是表示第四十七图之半导体积体电路装置之对应于第二图之B1-B1线的要部剖面图。第五十一图是表示第四十七图之半导体积体电路装置之对应于第二图之B2-B2线的要部剖面图。第五十二图是表示第四十七图之半导体积体电路装置之对应于第二图之B3-B3线的要部剖面图。第五十三图是表示本发明之其他实施形态的半导体积体电路装置的制造过程中的要部剖面图。第五十四图是表示接续第五十三图之半导体积体电路装置的制造过程中的要部剖面图。第五十五图是表示接续第五十四图之半导体积体电路装置的制造过程中的要部剖面图。第五十六图是表示接续第五十五图之半导体积体电路装置的制造过程中的要部剖面图。第五十七图是表示接续第五十六图之半导体积体电路装置的制造过程中的要部剖面图。第五十八图是表示接续第五十七图之半导体积体电路装置的制造过程中的要部剖面图。第五十九图是表示接续第五十八图之半导体积体电路装置的制造过程中的要部剖面图。第六十图是表示接续第五十九图之半导体积体电路装置的制造过程中的要部剖面图。第六十一图是表示接续第六十图之半导体积体电路装置的制造过程中的要部剖面图。第六十二图是表示接续第六十一图之半导体积体电路装置的制造过程中的要部剖面图。第六十三图是表示接续第六十二图之半导体积体电路装置的制造过程中的要部剖面图。第六十四图是表示接续第六十三图之半导体积体电路装置的制造过程中的要部剖面图。第六十五图是表示接续第六十四图之半导体积体电路装置的制造过程中的要部剖面图。第六十六图是表示第六十五图之A-A线的剖面图。第六十七图是表示第六十五图之B-B线的剖面图。 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