| 主权项 |
1.一种积体电路总成,包含:一母晶粒具有一上表面包括复数导电接触衬垫;一子晶粒连结至母晶粒上表面;以及子晶粒具有一下表面包括复数导电接触衬垫对齐于且各自以电气方式连结至母晶粒之个别接触衬垫。2.如申请专利范围第1项之积体电路总成,其中母晶粒上表面包括复数电路层,以及子晶粒下表面包括复数电路层,故晶粒之电路层为面对面。3.如申请专利范围第1项之积体电路总成,包括一导电层介于晶粒间。4.如申请专利范围第1项之积体电路总成,其中至少部分接触衬垫包括焊料凸块。5.如申请专利范围第1项之积体电路总成,其中子晶粒具有一周缘,以及至少部分接触衬垫系以不等量与边缘隔开。6.如申请专利范围第1项之积体电路总成,其中母晶粒系以与子晶粒不同的制程标准制造。7.如申请专利范围第6项之积体电路总成,其中母晶粒具有比子晶粒更小的最少轨线宽度。8.如申请专利范围第6项之积体电路总成,其中子晶粒具有比母晶粒更高的电压能力。9.如申请专利范围第8项之积体电路总成,其中母晶粒具有至少较高电压能力轨线连结接触衬垫之一至与子晶粒隔开的外部接触衬垫。10.如申请专利范围第1项之积体电路总成,包括一第二子晶粒连结至母晶粒上表面。11.如申请专利范围第10项之积体电路总成,其中子晶粒系以有限量彼此紧密隔开。12.一种积体电路总成,包含:一母晶粒具有一上表面包括复数电路层;该上表面包括复数导电接触衬垫;一子晶粒连结至母晶粒之上表面;子晶粒具有一下表面包括复数电路层;以及子晶粒之下表面包括复数导电接触衬垫,其各自对齐于且以电气方式连结至母晶粒之各接触衬垫,因此晶粒之电路层为面对面。13.如申请专利范围第12项之积体电路总成,包括一导电层介于晶粒间。14.如申请专利范围第12项之积体电路总成,其中至少部分接触衬垫包括焊料凸块。15.如申请专利范围第12项之积体电路总成,其中子晶粒具有一周缘,以及至少部分接触衬垫系以不等量与边缘隔开。16.如申请专利范围第12项之积体电路总成,其中母晶粒系以与子晶粒不同制程标准制造。17.一种积体电路总成,包含:一母晶粒具有一上表面包括复数导电接触衬垫;一子晶粒连结至母晶粒之上表面;子晶粒具有一下表面包括复数导电接触衬垫对齐且各自连结至母晶粒之个别接触衬垫;以及其中至少部分子晶粒之接触衬垫系位在下表面的中间部分,因此其系由子晶粒周边隔开。18.如申请专利范围第17项之积体电路总成,其中子晶粒有一周缘,以及至少部分接触衬垫系以不等量与边缘隔开。19.如申请专利范围第17项之积体电路总成,其中至少部分子晶粒的接触衬垫系比周边更为接近晶粒中心。20.如申请专利范围第17项之积体电路总成,包括一导电层介于晶粒间。图式简单说明:第一图为根据本发明之较佳具体实施例之电路总成沿第二图线1-1所取之剖面侧视图。第二图为第一图之电路总成之平面图。第三图为根据本发明之另一具体实施例之电路总成之平面图。第四图,第五图及第六图为本发明之另一具体实施例之分解剖面侧视图。 |
