| 主权项 |
1.一种移除隐藏图面并提升3D图形系统效能之Z缓冲器预较方法,其包含有一先行测试Z快取记忆体,一Z缓冲器快取记忆体,一图框缓冲器记忆体,一处理器,及一显示监视器,其中,图框缓冲器记忆体对每一个复数物体之复数个平面,以一单元接一单元方式储存,以此种配置方式分别对己知之视点呈现出多个视角,此方法包含下列步骤:a.决定新像素是否在先行测试Z快取记忆体中或Z缓冲器快取记忆体中;b.提供一控制逻辑用以控制图框缓冲器记忆体,其中,前述先行测试Z快取记忆体及前述Z缓冲器快取记忆体是依据新像素的待命(hit)状态作存取;c.在执行纹理贴图(texture mapping),测试,网印测试,筛选测试及前述Z缓冲器测试之前,使用前述Z先行测试以减少该图框缓冲器记忆体存取次数。2.如申请专利范围第1项所述之移除隐藏图面并提升3D图形系统效能之Z缓冲器预较方法,其中,该控制逻辑为一积体电路,其系监控前述先行测试Z缓冲器及前述Z缓冲器快取记忆体的待命(hit)状态,控制逻辑并依据此状态,对前述之图框缓冲器记忆体、先行测试Z快取记忆体或者Z缓冲器快取记忆体的机构作存取。3.如申请专利范围第2项所述之移除隐藏图面并提升3D图形系统效能之Z缓冲器预较方法,其中,前述先行测试Z快取记忆体及Z缓冲器快取记忆体的机构包含:a.执行先进先出之机制;b.储存前述待命状态及Z景深値方块,其中,该Z景深値方块系为数个连续萤幕座标之景深値(Z);c.如果景深値(Z)存在于快取记忆体中,则设定为待命(hit)状态。4.如申请专利范围第2项所述之移除隐藏图面并提升3D图形系统效能之Z缓冲器预较方法,其中,前述Z先行测试包含下列步骤:─于纹理贴图(texture mapping)、测试、网印测试及筛选测试之前,去除相同3D空间萤幕座标之较远像素;─藉由去除这些像素,去除记忆体执行纹理贴图(texture mapping)、测试、网印测试及筛选测试;─比较景深値(Z),并去除比现存于前述先行测试Z快取记忆体中之像素还要远之像素,其中,前述Z先行测试提供一机制,其用以取自该先行测试Z快取记忆体中之景深値(Z)。5.如申请专利范围第1项所述之移除隐藏图面并提升3D图形系统效能之Z缓冲器预较方法,其中,为了防止等待图框缓冲器记忆体回应所产生之管线停滞,故将先进先出(FIFO)之机构设于控制逻辑及先行测试之间,以平冲记忆体反应及资料流量,藉由前述之先进先出(FIFO)之机构,避免管线停滞,等待图框缓冲器记忆体回应及后续之前述Z先行测试。6.如申请专利范围第2项所述之移除隐藏图面并提升3D图形系统效能之Z缓冲器预较方法,其中,为了防止等待图框缓冲器记忆体回应所产生之管线停滞,故将先进先出(FIFO)之机构设于控制逻辑及先行测试之间,以平冲记忆体反应及资料流量,藉由前述之先进先出(FIFO)之机构,避免管线停滞,等待图框缓冲器记忆体回应及后续之前述Z先行测试。7.如申请专利范围第3项所述之移除隐藏图面并提升3D图形系统效能之Z缓冲器预较方法,其中,为了防止等待图框缓冲器记忆体回应所产生之管线停滞,故将先进先出(FIFO)之机构设于控制逻辑及先行测试之间,以平冲记忆体反应及资料流量,藉由前述之先进先出(FIFO)之机构,避免管线停滞,等待图框缓冲器记忆体回应及后续之前述Z先行测试。8.如申请专利范围第2项所述之移除隐藏图面并提升3D图形系统效能之Z缓冲器预较方法,其中,于前述先行测试Z快取记忆体及Z缓冲器快取记忆体中,前述控制逻辑所回应之多种待命(hit)状态,其包含有下列状态:a.前述先行测试Z快取记忆体及Z缓冲器快取记忆体均处于遗失(miss)状态;b.前述先行测试Z快取记忆体处于遗失(miss)状态,而前述Z缓冲器快取记忆体处于待命(hit)状态;c.前述先行测试Z快取记忆体中有一待命(hit),同时前述Z缓冲器快取记忆体中亦有一待命(hit);d.在前述先行测试Z快取记忆体中有一待命(hit),而前述Z缓冲器快取记忆体则处于遗失(miss)状态;e.在前述先行测试Z快取记忆体中有超过二个以上之待命(hit),而前述Z缓冲器快取记忆体则处于遗失(miss)状态。9.如申请专利范围第8项之移除隐藏图面并提升3D图形系统效能之Z缓冲器预较方法,其中,步骤(a)中,前述控制逻辑送出请求信号至前述图框缓冲记忆体,同时该图框缓冲记忆体回应送出景深値(Z)至前述先行测试Z快取记忆体。10.如申请专利范围第8项之移除隐藏图面并提升3D图形系统效能之Z缓冲器预较方法,其中,步骤(b)中,前述控制逻辑将前述待命(hit)之景深値(Z)方块自前述Z缓冲器快取记忆体传送到前述先行测试Z快取记忆体中,并消除此待命之景深値(Z)方块。11.如申请专利范围第8项之移除隐藏图面并提升3D图形系统效能之Z缓冲器预较方法,其中,步骤(c)中,前述控制逻辑将前述待命之景深値(Z)方块自前述Z缓冲器快取记忆体移至先行测试Z快取记忆体,并复盖前述先行测试Z快取记忆体中待命之景深値(Z)方块。12.如申请专利范围第8项之移除隐藏图面并提升3D图形系统效能之Z缓冲器预较方法,其中,步骤(d)中,前述控制逻辑在前述先行测试Z快取记忆体中分配一新空间,并设定此新空间之待命状态与先前待命状态相同,但维持景深値(Z)方块空置,在Z测试后,如果在Z缓冲器测试中失败,则将先前景深値(Z)方块写入前述先行测试Z快取记忆体所分配之新空间中,如果在前述Z缓冲器测试中成功,则将新景深値(Z)方块写入前述先行测试Z快取记忆体所分配之新空间中。13.如申请专利范围第8项之移除隐藏图面并提升3D图形系统效能之Z缓冲器预较方法,其中,步骤(e)中,前述控制逻辑停滞以等待该先行测试Z快取记忆体中之待命(hit)个数少于二个,然后继续处理其他步骤。图式简单说明:第一图为一般3D显示系统之景深(Z)测试流程图。第二图表示在一般图形系统记忆体存取的简单方块图。第三图表示本发明的方块图。第四图表示第三图之部分详细结构方块图。第五图A为本发明的流程图。第五图B为本发明的另一流程图。 |
