| 主权项 |
1.一种半导体记忆体装置,其包含:一记忆体单元阵列;一第一连接埠;一资料输入缓冲器,其系用以经由该第一连接埠而缓冲所接收的资料,及同步于一第一时脉信号而将缓冲的资料传送至记忆体单元阵列;一第一资料输出缓冲器,其系用以缓冲从记忆体单元阵列所输出的资料,而且同步于该第一时脉信号而将缓冲的资料经由该第一连接埠而输出至外部;一暂存器,其系用以暂时储存从该记忆体单元阵列所输出的资料;一第二连接埠;及一第二资料输出缓冲器,其系用以缓冲从暂存器所输出的资料,并同步于一第二时脉信号而将缓冲的资料经由第二连接埠而输出至外部。2.如申请专利范围第1项之半导体记忆体装置,其系进一步包含:一写入驱动器,其系连接在该记忆体单元阵列和资料输入缓冲器之间,用以接收该资料输入缓冲器的输出,而且经由资料输入/输出线而将所接收的资料传送至该记忆体单元配置;及一读取驱动器,其系连接在该记忆体单元配置、及该第一资料输出缓冲器和该暂存器之间,用以经由资料输入/输出线而接收来自该记忆体单元的资料输出,而且将该所接收的资料传送至第一资料输出缓冲器或暂存器。3.如申请专利范围第1项之半导体记忆体装置,其中该第二时脉信号系相同于该第一时脉信号。4.如申请专利范围第1项之半导体记忆体装置,其中该第二时脉信号系不同于该第一时脉信号。5.如申请专利范围第1项之半导体记忆体装置,其中该第一资料输出缓冲器同步于该第一时脉信号的升缘而输出资料。6.如申请专利范围第1项之半导体记忆体装置,其中该第二资料输出缓冲器同步于该第二时脉信号的升缘和下缘而将资料输出。7.一种半导体记忆体装置,其系包含:一记忆体单元阵列;一第一连接埠;一资料输入缓冲器,其系用以经由该第一连接埠而缓冲所接收的资料,而且同步于一第一时脉信号的升缘而将所缓冲的资料输出至该记忆体单元阵列;一第一资料输出缓冲器,其系用以缓冲从记忆体单元阵列所输出的资料,而且同步于该第一时脉信号的升缘而经由该第一连接埠将所缓冲的资料输出至外部;一第二连接埠;及一第二资料输出缓冲器信号,其系用以缓冲从该记忆体单元阵列所输出的资料,而且同步于一第二时脉的升缘和下缘而经由第二连接埠将所缓冲的资料输出至外部。8.如申请专利范围第7项之半导体记忆体装置,其系进一步包含:一写入驱动器,其系连接在该记忆体单元阵列和资料输入缓冲之间,用以接收该资料输入缓冲的输出,而且经由资料输入/输出线而将所接收的资料传送至该记忆体单元配置;一读取驱动器,其系连接在该记忆体单元阵列和第一资料输出缓冲器之间,用以经由资料输入/输出线而接收来自该记忆体单元所输出的资料,而且将所接收的资料传送至第一资料输出缓冲;及一暂存器,其系连接在该读取驱动器和该第二资料输出缓冲器之间,用以暂时地储存该读取驱动器的输出,及将所储存的资料传送至该第二资料输出缓冲器。9.如申请专利范围第7项之半导体记忆体装置,其中该第二时脉信号系相同于该第一时脉信号。10.如申请专利范围第7项之半导体记忆体装置,其中该第二时脉信号系不同于该第一时脉信号。图式简单说明:第一图是传统同步DRAM的资料输入/输出路径电路方块图;第二图是在第一图所显示传统同步DRAM的读取操作时序图;第三图系根据本发明而具双埠的高速同步记忆体装置的资料输入/输出路径的电路方块图;及第四图系根据本发明而在第三图显示而具双埠的高速同步DRAM读取操作时序图。 |
