| 主权项 |
1.一种半导体装置,其主要是针对一具有藉由内部滙流排而相互被连接之多数的功能单元的半导体装置,其特征在于:具备有:根据资料处理内容来输出从动作中之速度的动作模式变更到其他之动作模式之动作模式变更要求,而各上述多数的功能单元所具备之动作模式输出机构,以及使得上述多个功能单元中正在执行处理之功能单元的消耗电力的总和不会超过被给予半导体装置的界限消耗电力,而根据上述动作模式变更要求,来控制执行该处理之功能单元所使用之时脉信号的频率以及滙流排台有时间的电力处理速度控制机构。2.如申请专利范围第1项之半导体装置,上述电力处理速度控制机构乃备有:针对上述多个功能单元之各个动作,记忆与消耗电力、个别滙流排占有时间、以及资料处理之优先顺序有关之资讯的机构,针对执行上述处理的功能单元,从资料处理之优先顺位高的功能单元开始,使用上述资讯来分配消耗电力以及个别滙流排占有时间,且根据所分配的消耗电力,来设定上述时脉信号之频率,而将个别滙流排占有时间设定为上述滙流排占有时间,将根据所设定之时脉信号的频率而动作的时脉控制信号,以及能够使用所设定之滙流排占有时间的滙流排占有时间控制信号供给到执行上述处理之功能单元的机构。3.如申请专利范围第2项之半导体装置,用于记忆上述资讯的机构,系由用于储存上述资讯之电力处理速度控制表所构成,而将上述时脉控制信号以及滙流排占有时间控制信号供给到执行上述处理之功能单元的机构,系由分别产生上述时脉控制信号以及滙流排占有时间控制信号,且加以输出的时脉控制电路以及滙流排控制电路所构成。4.如申请专利范围第1项至第3项之任一项之半导体装置,上述多个功能单元分别更具有接受上述时脉控制信号,而从多个时脉信号之中选择对应之频率的时脉信号的时脉切换机构,以及根据该所选出的时脉信号而动作,且根据上述滙流排占有时间控制信号,来设定送出到滙流排之资料之转送速度的资料处理机构。5.如申请专利范围第1项至第3项之任一项之半导体装置,上述电力处理速度控制机构,具有用于检测在上述动作模式变更要求中之动作模式之变化的机构,而在检测出执行处理之功能单元的任何一者发生动作模式变化时,则开始对时脉信号之频率与滙流排占有时间进行控制的动作。6.如申请专利范围第1项至第3项之任一项之半导体装置,上述电力处理速度控制机构具有用于算出执行处理之功能单元之消耗电力之总和的机构,而使所算出之消耗电力的总和不至于超过被给予半导体装置之界限消耗电力般地,控制使资料处理速度之优先顺位低之功能单元的时脉频率降低。7.如申请专利范围第1项至第3项之任一项之半导体装置,更具有用来检测在内部所使用之电源之电压的电压检测机构,上述电力处理速度控制机构,则利用由上述电压检测机构所检出的电压,来算出热行上述处理之功能单元之消耗电力的总和。8.如申请专利范围第1项之半导体装置,在外部具有分别针对上述多个功能单元的各动作模式,而记忆与消耗电力、个别滙流排占有时间、以及资料处理之优先顺位有关之资讯的记忆装置,更在内部具有用来控制该外部记忆装置之动作的外部记忆装置控制机构,而上述电力处理速度控制机构,则备有:用于储存由外部记忆装置控制机构所读取之外部记忆装置之资讯的记忆机构,针对执行上述处理的功能单元,从资料处理之优先顺位高的功能单元开始,利用储存在上述记忆机构的资讯,来分配消耗电力以及个别滙流排占有时间,根据所分配的消耗电力,来设定上述时脉信号的频率,且将所分配到的个别滙流排占有时间设定作为上述滙流排占有时间,而将根据所设定之时脉信号的频率而动作的时脉控制信号以及能够使用所设定之滙流排占有时间的滙流排占有时间控制信号供给到执行上述处理之功能单元的机构。9.如申请专利范围第1项之半导体装置,具有针对上述多个功能单元的每个动作模式,而记忆与消耗电力、个别滙流排占有时间、以及资料处理之优先顺位有关之资讯的副记忆机构,上述电力处理速度控制机构,则备有:用于储存由外部记忆装置控制机构所读取之外部记忆装置之资讯的记忆机构,针对执行上述处理的功能单元,从资料处理之优先顺位高的功能单元开始,利用储存在上述记忆机构的资讯,来分配消耗电力以及个别滙流排占有时间,根据所分配的消耗电力,来设定上述时脉信号的频率,且将所分配到的个别滙流排占有时间设定作为上述滙流排占有时间,而将根据所设定之时脉信号的频率而动作的时脉控制信号以及能够使用所设定之滙流排占有时间的滙流排占有时间控制信号供给到执行上述处理之功能单元的机构。10.一种半体装置,其主要是针对一具有藉由内部滙流排而互相被连接之多个功能单元的半导体装置,其特征在于:使上述多个功能单元中正在执行处理之功能单元的消耗电力的总和不致于超过被给予半导体装置之界限消耗电力,而控制执行该处理之功能单元所使用之时脉信号的频率以及滙流排占有时间,而输出根据该执行处理之功能单元所设定的时脉信号的频率以及滙流排占有时间而动作的时脉控制信号以及滙流排占有时间控制信号的电力处理速度控制电路,上述多个功能单元,则分别具有接受上述时脉控制信号,而从多个时脉信号之中选出对应的频率的时脉信号的时脉切换电路,根据该所选择的时脉信号而动作,且根据上述滙流排占有时间控制信号,来设定送出到滙流排之资料的转送速度的资料处理电路,以及根据资料处理内容,而输出从动作中之速度的动作模式变更成其他动作模式之动作模式变更要求的动作模式输出电路,而上述电力处理速度控制电路,则根据上述动作模式变更要求,而产生上述时脉控制信号以及上述滙流排占有时间控制信号,而加以输出。11.如申请专利范围第10项之半导体装置,上述电力处理速度控制电路,具备有:针对上述多个功能单元之各个动作、记忆与消耗电力、个别滙流排占有时间、资料处理的优先顺位有关的资讯的电力处理速度控制表,针对执行上述处理的功能单元,从资料处理之优先顺位高的功能单元的顺序开始,利用上述资讯来分配消耗电力,藉着让上述时脉信号的频率设成对应于所分配到的消耗电力,而输出上述时脉控制信号的时脉控制电路,以及针对执行上述处理的功能单元,从资料处理之优先顺位高的功能单元的顺序开始,利用上述资讯来分配个别滙流排占有时间,藉着将所分配到的个别滙流排占有时间设为上述滙流排占有时间,而输出上述滙流排占有时间控制信号的滙流排控制电路。12.如申请专利范围第10项或第11项之半导体装置,上述电力处理速度控制电路,在执行处理之功能单元的任一者输出动作模式变更要求时,才开始输出上述时脉控制信号以及滙流排占有时间控制信号的动作。13.如申请专利范围第10项或第11项之半导体装置,上述电力处理速度控制电路,具有用于算出执行处理之功能单元的消耗电力的总和的电路,而使得所算出之消耗电力的总和不会超越被给予半导体装置的界限消耗电力般地,控制成使资料处理之优先顺位低的功能单元的时脉频率降低。14.如申请专利范围第10项或第11项之半导体装置,更具有用于检测在内部所使用之电源的电压的电压检测电路,上述电力处理速度控制电路,利用由上述电压检测电路所检出的电压,而算出执行上述处理之功能单元的消耗电力的总和。图式简单说明:第一图系用于说明本发明之半导体装置之第1实施例之系统大型积体电路的方块图。第二图系表在第1实施例中所使用之时脉切换电路的方块图。第三图系表在第1实施例中所使用之储存在电力处理速度控制表的资讯的说明图。第四图系表第1实施例中之消耗电力以及滙流排占有时间控制之顺序的说明图。第五图系表用于说明在第1实施例中之消耗电力控制的流程图。第六图系表用于说明在第1实施例中滙流排占有时间控制的流程图。第七图系表用于说明在第1实施例中所使用之滙流排控制电路的方块图。第八图系表用于说明在第1实施例中所使用之电压检测电路的电路图。第九图系表用于说明本发明之第2实施例之系统大型积体电路LSI的方块图。第十图系表用于说明本发明之第3实施例之系统大型积体电路LSI的方块图。第十一图系表用于说明在第3实施例中所使用之储存在功能单元之电力处理速度记忆电路之资讯的说明图。 |
