| 主权项 |
1.一种强介电质记忆装置,包含有:A)包含以下事项:al)具有第一导电型之基板区域的半导体基板,a2)形成在前述第一导电型区域表面的一对第二导电型之杂质区域,a3)形成在前述一对杂质区域间之前述基板区域上的第一绝缘膜,a4)形成在前述第一绝缘膜上之强介电质层,a5)形成在前述强介电质层上之上部电极;及B)实质电容量减少绝缘膜,其系形成在前述第一绝缘膜与前述上部电极间的绝缘膜,就是为使前述强介电质层之实质电容量减少,而只形成在前述一对杂质区域间之前述基板区域上之一部分者。2.如申请专利范围第1项所述之强介电质记忆装置,其中,前述实质电容量减少绝缘膜之介电常数,系小于前述强介电质层之介电常数。3.如申请专利范围第2项所述之强介电质记忆装置,其中,在前述强介电质层与前述第一绝缘膜间具有浮动型导电体层;前述实质电容量减少绝缘膜,系位置在前述强介电质层与前述浮动型导电体层间。4.一种强介电质记忆装置,其特征在于:A)包含以下事项:a1)具有第一导电型之基板区域的半导体基板,a2)形成在前述第一导电型区域表面的一对第二导电型之杂质区域,a3)形成在前述一对杂质区域间之前述基板区域上的第一绝缘膜,a4)形成在前述第一绝缘膜上之强介电质层,及a5)形成在前述强介电质层上之上部电极;B)包含有一实质电容量减少绝缘膜,其系形成在前述第一绝缘膜与前述上部电极间,俾使前述强介电质层之实质电容量减少;在前述一对杂质区域间之前述基板区域上,具有仅只存在有前述强介电质层之部分、及前述电容量减少用绝缘膜与前述强介电质层重叠着存在之部分。5.如申请专利范围第4项所述之强介电质记忆装置,其中,前述实质电容量减少绝缘膜之介电常数,系小于前述强介电质层之介电常数。6.如申请专利范围第5项所述之强介电质记忆装置,其中,在前述强介电质层与前述第一绝缘膜间具有浮动型导电体层;前述实质电容量减少绝缘膜,系位置在前述强介电质层与前述浮动型导电体层间。7.一种半导体记忆体,其系一具有强介电质记忆体FET之记忆体,该强介电质记忆体FET在半导体层上至少设有一夹着第一绝缘膜及强介电质层而成之控制闸极;其中特征在于:在前述强介电质层之上或下侧且相当于强介电质面积之一部分的部分,插入有第二绝缘膜。8.如申请专利范围第7项所述之半导体记忆体,其中,前述第二绝缘膜为介电常数小于前述强介电质层之绝缘材料。9.如申请专利范围第8项所述之半导体记忆体,其中,前述强介电质记忆体FET,系于前述半导体层与前述控制闸极间具有浮动闸极;在此浮动闸极与前述控制闸极间,设有前述强介电质层;前述第二绝缘膜,系设在前述浮动闸极与前述控制闸极间。10.一种强介电质记忆装置之制造方法,系界定如下:A)包含有以下步骤:a1)准备具有第一导电型基板区域的半导体基板,a2)在前述基板区域之一部分,且在前述基板区域上形成第一绝缘膜,a3)在前述第一绝缘膜上形成强介电质层及上部电极,a4)将前述上部电极作为掩模,注入第二导电型之杂质,将第二导电型之杂质区域形成于前述基板区域内;B)为了使前述强介电质层之实质电容量变小,而在前述第一绝缘膜与前述上部电极间形成电容量减少用绝缘膜,以便在前述基板区域上且前述上部电极之下部区域,具有只存在前述强介电质层之部分、及跟前述强介电质层重叠之部分。11.如申请专利范围第10项所述之强介电质记忆装置之制造方法,其中,前述实质电容量减少绝缘膜之介电常数,系小于前述强介电质层之介电常数。12.如申请专利范围第11项所述之强介电质记忆装置之制造方法,其中,在前述强介电质层与前述第一绝缘膜间具有浮动型导电体层;前述实质电容量减少绝缘膜,系位置在前述强介电质层与前述浮动型导电体层间。图式简单说明:第一图系本发明半导体记忆体之一实施形态的、强介电质FET部之构造说明图;第二图系第一图之电容器部的等效电路说明图;第三图系显示制造方法之平面图;第四图A、第四图B、第四图C系第三图之要部断面图;第五图A、第五图B系显示制造方法之平面图;第六图A、第六图B系第三图之要部断面图;第七图系将第一图之FET部排成矩阵状以构成记忆体之构造图;第八图A、第八图B、第八图C、第八图D系第七图之断面图;第九图系习知强介电质FET之要部断面图;第十图A、第十图B、第十图C,系显示习知强介电质FET之图。 |
