| 主权项 |
1.一种半导体记忆体装置,系包含:记忆体晶胞;备用记忆体晶胞,用以替换在前述记忆体晶胞中的缺陷记忆体晶胞;一判定区块,具有多数个群组,各该群组决定一输入位址是否为一选择前述缺陷记忆体晶胞中的一个的位址,其中一具有前述输入位址之一差异位址表示型式之信号被提供至各该群组。2.一种半导体记忆体装置,系包含:记忆体晶胞;备用记忆体晶胞,用以替换在前述记忆体晶胞中的缺陷记体晶胞;一第一判定区块,决定一输入位址是否是一选择使用前述输入位址之缺陷记忆体晶胞中的一个的位址;一第二判定区块,决定前述输入位址是否为选择使用一反相位址的前述缺陷记忆体晶胞中的一个之该位址,该反相位址之各位元系前述输入位址之各位元之一反相。3.如申请专利范围第2项所述之半导体记忆体装置,其中前述第一判定区块及前述第二判定区块具有相同架构。4.一种半导体记忆体装置,系包含:记忆体晶胞;备用记忆体晶胞,用以替换在前述记忆体晶胞中的缺陷记忆体晶胞;一位址放大器区块,具有多数个放大器,各该放大器放大一输入位址的多数个位元信号中的一个;一冗余位址判定区块,决定一输入位址是否为选择前述缺陷记忆体晶胞中的一个的一位址,其中在前述位址放大器区块中的各该位址放大器供应具有前述输入位址之差异位址表示型式的信号至该冗余位址判定区块。5.如申请专利范围第4项所述之半导体记忆体装置,其中前述具有前述输入位址之差异位址表示型式的信号系前述输入位址之互补位址信号。6.如申请专利范围第5项所述之半导体记忆体装置,其中该冗余位址判定区块具有一第一冗余位址判定区块及一第二冗余位址判定区块,其中前述互补位址信号之一个系被供应至该第一冗余位址判定区块与该第二冗余位址判定区块中的一个,及前述互补位址信号之另一个系被供应至该第一冗余位址判定区块与该第二位址判定区块中的另一个。7.如申请专利范围第6项所述之半导体记忆体装置,其中该第一冗余位址判定区块与该第二位址判定区块具有相同架构。图式简单说明:第一图显示一动态随机存取记忆体(DRAM)之一方块图;第二图显示根据先前技术的字组线之选择的一流程图;第三图显示一习用位址放大器;第四图显示根据先前技术的位址放大器与列冗余位址判定电路之间的一连接关系;第五图显示根据先前技术的位址放大器300与列冗余位址判定电路401与403间之一连接关系;第六图显示本发明之一实施例;第七图显示根据本发明的一位址放大器电路之一实施例;第八图显示根据本发明之连接至位址放大器600-1的列冗余位址判定电路;第九图显示根据本发明的位址放大器600-1与列冗余位址判定电路601与604之间的连接关系;及第十图显示根据本发明的列冗余位址判定电路之一实施例。 |
