| 主权项 |
1.一种半导体记忆装置,包括:一记忆单元阵列;一比较器,包括从记忆单元阵列读取出的复数个输出资料;复数个输出接脚;以及一输出接脚决定单元,可程式化的改变比较器输出的输出接脚,其中比较器输出是在测试模式时,经由输出接脚决定单元所决定的接脚,所输出出去。2.如申请专利范围第1项之半导体记忆装置,其中复数个输出资料是在正常模式时,经由复数个输出接脚,而输出出去。3.如申请专利范围第1项之半导体记忆装置,其中输出接脚决定单元包括:一暂存器,储存从半导体记忆装置外面而来的特定数目;以及一选择单元,选取出对应于该特定数目的输出接脚,当作比较器输出的输出接脚,以反应储存在暂存器内的特定数目。4.一种对应于包括记忆单元阵列与复数个输出接脚之半导体记忆装置的测试模式读取方法,包括以下步骤:将施加到每个半导体记忆装置的特定数目储存起来;决定出对应于该特定数目的输出接脚,以反应祈储存的特定数目;比较测试模式时从记忆单元阵列所读取出的复数个输出资料;以及将比较结果输出到所决定的输出接脚上。5.一种测试包括具有记忆单元阵列与复数个输出接脚之复数个半导体记忆装置的记忆体模组方法,该半导体记忆装置一起连接到对应于半导体记忆装置输出接脚的资料滙流排上,该方法包括以下步骤:将不同的特定数目施加到每个半导体记忆装置,以决定出在测试模式时,对应于每个特定数目的输出接脚;以及同时经由连接到不同输出接脚上的不同资料滙流排,读取出每个半导体记忆装置的资料。图式简单说明:第一图是具有滙流排结构的Rambus DRAM记忆体模组方块图。第二图是传统输出资料合并电路的方块图,都在第一图的每个半导体记忆装置中;第三图是依据本发明实施例半导体记忆装置的方块图;以及第四图显示出第三图半导体记忆装置之读取方法的方块图,该半导体记忆装置具有第一图的滙流排型结构。 |
