| 主权项 |
1.一种接合型场效电晶体,其中具备以下各项: 设置于半导体薄体一之主表面之第二导电型闸极 区域; 设置于上述一之主表面之侧的第一导电型之源极 区域; 与上述源极区域相接续的第一导电型的通道区域; 与上述闸极区域相接续限定包围上述通道区域范 围的第二导电型的限定区域; 设置于上述半导体薄体之其他主表面之第一导电 型汲极区域; 自上述通道区域朝向上述汲极区域,与往上述半导 体薄体厚度方向连续之第一导电型漂移区域; 上述漂移区域以及上述通道区域的第一导电型的 杂质浓度,较上述源极区域以及汲极区域的第一导 电型的杂质浓度、以及上述限定区域的第二导电 型的杂质浓度低。2.如申请专利范围第1项之接合 型场效电晶体,其中上述限定区域自上述半导体薄 体内侧限定且包围上述闸极区域。3.如申请专利 范围第1项之接合型场效电晶体,其中上述闸极区 域与上述限定区域一致。4.如申请专利范围第1项 之接合型场效电晶体,其中上述源极区域系于一的 主表面上突出所形成,且上述通道区域与上述源极 区域之下相接续所形成。5.如申请专利范围第1项 之接合型场效电晶体,其中上述闸极区域由2个区 域所形成,且上述通道区域系与个别限定该2个闸 极区域并包围住的上述限定区域接触,并设置在该 2个限定区域之间。6.如申请专利范围第1项之接合 型场效电晶体,其中为上述限定区域所夹住的通道 区域的幅度,比与上述限定区域及通道区域之接合 部上的扩散电位产生的耗尽层之厚度小。7.如申 请专利范围第1项之接合型场效电晶体,其中上述 漂移区域的第一导电型杂质浓度,比上述通道区域 的第一导电型杂质浓度高。8.如申请专利范围第1 项之接合型场效电晶体,其中具备有第二导电型插 入区域,该插入区域与位于上述源极区域之上的源 极电极相接续,通过上述的源极区域,朝上述通道 区域延伸。9.如申请专利范围第8项之接合型场效 电晶体,其中上述插入区域夹住第一导电型的区域 ,而分成2个以上之区域。10.如申请专利范围第8项 之接合型场效电晶体,其中具备有第一导电型之耗 尽层促进区域,该第一导电型之耗尽层促进区域与 上述限定区域及上述源极区域相接续,为上述通道 区域中的区域,比上述通道区域之第一导电型杂质 浓度还低。11.如申请专利范围第1项之接合型场效 电晶体,其中具备有导电膜,其中上述源极区域及 通道区域一起被分成2个区域,该导电膜则位在比 该通道区域上方高处较低的位置范围内,被夹在该 2个通道区域之间。12.如申请专利范围第11项之接 合型场效电晶体,其中上述导电膜延伸至上述漂移 区域之中。13.如申请专利范围第11项之接合型场 效电晶体,其中自于上述通道区域中之上述限定区 域,至导电膜为止的通道区域之幅度,比耗尽层的 幅度小,而该耗尽层则为于上述限定区域与上述通 道区域之接合部处之扩散电位,而位于上述通道区 域中。14.如申请专利范围第11项之接合型场效电 晶体,其中上述导电膜,为包含金属膜及高浓度杂 质的半导体膜中之任一个。15.如申请专利范围第1 项之接合型场效电晶体,其中上述半导体薄体为SiC 基板,上述第一导电型半导体膜为第一导电型SiC膜 ,而上述第二导电型半导体薄膜为第二导电型SiC膜 。16.一种接合型场效电晶体的制造方法,其中具备 下列步骤: 浓度C1的第一导电型的第一半导体层之成膜步骤, 该第一半导体层系成膜于包含浓度Cs的第一导电 型杂质的第一导电型半导体基板(浓度Cs的第一导 电型半导体基板)之上,且其浓度C1比上述浓度Cs低; 于上述第一导电型的第一半导体层之上,形成浓度 比上述浓度Cs及C1低的浓度C2之第一导电型的第二 半导体层之成膜步骤; 于上述第一导电型的第二半导体层之上,形成浓度 比上述浓度C1及C2高的浓度C3之第一导电型的第三 半导体层之成膜步骤; 于上述第一导电型的第三半导体层上,覆盖上遮蔽 源极区域的光罩,并由光刻将上述源极区域以外的 上述第一导电型的第三半导体层去除的步骤; 以及于上述源极区域两侧之上述第一导电型的第 二半导体层上,掺杂第二导电型杂质,形成浓度比 上述浓度C2高的浓度C4之第二导电型闸极区域以及 第二导电型限定区域的步骤。17.如申请专利范围 第16项之接合型场效电晶体的制造方法,其中原封 不动的使用上述第一导电型的第三半导体层光刻 时的光罩,于上述第二导电型杂质掺杂时,进行离 子注入。图式简单说明: 第一图为本发明实施型态1中的JFET的构成剖面图 。 第二图为第一图中的JFET在ON状态的电压例图示。 第三图为在pinch-off状态下所形成的耗尽层之图示 。 第四图为显示汲极电压-汲极电流关系的图示。 第五图为显示在OFF状态下施加高电压时,形成耗尽 层之图示。 第六图为与实施型态1的JFET类似之JFET的另一范例 之图示。 第七图为第六图的JFET于OFF状态,施加高电压时形 成耗尽层的汲极区域侧面部分的图示。 第八图为与实施型态1的JFET类似之JFET的另一范例 之图示。 第九图为于第一图所示之JFET的中间制造阶段中, 在半导体基板上形成源极区域膜的堆积阶段之剖 面图。 第十图为于第九图的步骤之后,依据RIE而将源极区 域图案完成之阶段的剖面图。 第十一图为在第十图的步骤之后,掺杂杂质,形成 闸极区域与限定区域阶段的剖面图。 第十二图为在本发明实施型态2的JFET的剖面图。 第十三图为在第十二图的JFET的制造中,于n+型基板 上形成n形半导体层阶段的剖面图。 第十四图为在第十三图之后,在导电层形成之上, 形成光罩,再于该两侧将离子注入于n+型杂质的阶 段之剖面图。 第十五图为在第十四图之后,去除上述光罩,于该n+ 型半导体层之上,形成光罩,再将离子注入于p+型杂 质阶段的剖面图。 第十六图为第十五图的阶段之后除去光罩,形成插 入区域阶段的剖面图。 第十七图为于第十六图的步骤之后,为形成源极区 域与通道区域而进行光刻后的状态之剖面图图示 。 第十八图为在第十七图的步骤之后,注入杂质形成 闸极区域阶段的剖面图。 第十九图为于第十二图的JFET上施加反偏压电压, 而形成耗尽层的图示。 第二十图为本发明实施型态3中的JFET的剖面图。 第二十一图为在第二十图的JFET上施加反偏压电压 而形成耗尽层的图示。 第二十二图为本发明实施型态4中的JFET之剖面图 。 第二十三图为于第二十二图的JFET中施加反偏压电 压而形成耗尽层之图示。 第二十四图为本发明实施型态4中的JFET之剖面图 。 第二十五图为以前横型JFET的剖面图。 第二十六图为以前纵型JFET之SIT的剖面图。 |
