| 主权项 |
1.一种积体电路晶粒,包含: 一EEPROM记忆体于晶粒上;以及 一快闪记忆体于晶粒上,系经由实质上与EEPROM记忆 体的相同制程步骤形成。2.如申请专利范围第1项 之晶粒,进一步包含经由实质上与EEPROM及快闪记忆 体之相同制程步骤形成的逻辑电路。3.如申请专 利范围第2项之晶粒,其中该逻辑电路包括一处理 器。4.如申请专利范围第3项之晶粒,其中该逻辑电 路包括一滙流排介面及一局部滙流排,该记忆体系 耦合至该局部滙流排。5.如申请专利范围第1项之 晶粒,其中记忆体中之至少一者包括一浮动闸,及 电荷系使用基材热电子注入而注入浮动闸上。6. 如申请专利范围第1项之晶粒,其中二记忆体系使 用基材热电子注入。7.如申请专利范围第1项之晶 粒,其中EEPROM记忆体系藉位元组消除。8.如申请专 利范围第1项之晶粒,其中该快闪记忆体系藉区块 消除。9.如申请专利范围第1项之晶粒,其中该EEPROM 及快闪记忆体包括晶胞,快闪记忆体晶胞系小于 EEPROM记忆体晶胞。10.如申请专利范围第1项之晶粒 ,其中该晶胞包括双层多晶矽感测电晶体。11.如申 请专利范围第1项之晶粒,其中快闪记忆体及EEPROM 晶胞皆含括选择电晶体。12.一种形成一积体电路 晶粒之方法,包含: 形成一EEPROM记忆体于晶粒上; 形成一快闪记忆体于晶粒上;以及 使用实质上相同制程步骤来形成EEPROM及快闪记忆 体。13.如申请专利范围第12项之方法,包括使用确 切相同制程步骤来形成EEPROM及快闪记忆体。14.如 申请专利范围第12项之方法,包括使用基材热电子 注入来将电荷注入记忆体之浮动闸上。15.如申请 专利范围第12项之方法,包括以EEPROM记忆体使用位 元组消除。16.如申请专利范围第12项之方法,包括 以快闪记忆体使用区块消除。17.如申请专利范围 第12项之方法,进一步包括形成EEPROM及快闪记忆体, 故快闪记忆体晶胞系小于EEPRMO记忆体晶胞。18.如 申请专利范围第12项之方法,进一步包括使用用以 形成EEPROM及快闪记忆体之实质上相同步骤,形成逻 辑电路于晶粒上。19.如申请专利范围第18项之方 法,包括使用确切相同制程步骤来形成逻辑电路及 记忆体。20.如申请专利范围第18项之方法,其中形 成逻辑电路包括形成一处理器。图式简单说明: 第一图为一具体例之阵列配置之示意说明图; 第二图为大为放大之顶视平面图,显示第一图所示 具体例之一晶胞之半导体实施例布局; 第三图为概略沿第二图线3-3所取之平面图; 第四图为本发明之一具体例之放大顶视平面图; 第五图为本发明之一具体例之方块图; 第六图为一具体例之阵列配置之示意说明图; 第七图为概略沿第八图线7-7所取之剖面图; 第八图为大为放大之顶视平面图,显示第六图所示 具体实施例之半导体布局; 第九图为第八图所示晶胞之部分三维示图;以及 第十图为另一具体例之剖面图。 |
