余数码产生器

摘要

本发明利用简单之余数码结构，将输入频率与时脉作处理，并使用余数码产生器、余数码纪录监别器搭配除频器的计数装置对特征输出值加以判断监别，完成监别后输出所对应频率之数位编码;此架构可以改善传统中频监频器不易积体化，仅能接收窄波信号，耗电过大的缺点。此架构只需单一时脉为最大特色，且时脉至200KHz以下，并可以轻易达成M-ary FSK的设计，此结构可运用在 ERMES/FLEX系统规格之呼叫器中频监频器。此外，我们亦将余数码结构应用于频率排序及侦测，使用余数码产生器、时间延迟电路、计数器、暂存器、比较电路以及最大最小值监别器，以构成频率排序器及频率侦测监别器。另外，我们亦使用平行架构之多时脉M-ary FSK监频电路的技术，将M-ary FSK的讯号解调成数位信号加以辨识。其4-FSK符合ERMES/FLEX系统之规格。由于平行式多时脉又M-ary FSK监频器电路架构简单，推展至M-aryFSK其需k组 clock，及对应之k组平行式架构单时脉余频码产生器，由于平行式的结构，其电路推动力与延迟时间，适合于在低电压低功率电路之设计。

主权项

1.一种余数码产生器,包含三颗正反器及一颗互斥或闸(XOR),其特征在于该第一颗正反器之输出接至该第二颗正反器之输入,该第一颗正反器与该第二颗正反器之输出接至该互斥或闸(XOR),而该互斥或闸之输出接至该第三颗正反器之一时脉及一重置信号。2.如申请专利范围第1项所述之余数码产生器,其中该等正反器系为一D型正反器。3.一种余数码产生器,包含三颗正反器及一颗反互斥或闸(XNOR),其特征在于该第一颗正反器之输出接至该第二显正反器之输入,该第一颗正反器与该第二显正反器之输出接至该反互斥或闸(XNOR),而该反互斥或闸之输出接至该第三颗正反器之一时脉及一重置信号。4.如申请专利范围第3项所述之余数码产生器,其中该等正反器系为一D型正反器。5.一种具余数码结构数位式监频器,其由一余数码产生器、一余数码纪录监别器及一除频器组成,该余数码产生器输出信号接到该余数码纪录监别器的一时脉上;该除频器输出接该余数码纪录监别器中计数器以外暂存器的时脉并与系统时脉做反及(NAND)接该余数码纪录监别器中计数器的重置信号。6.如申请专利范围第5项所述之余数码产生器具余数码结构数位式监频器,其中该数位式监频器系为一M-FSK监频器。7.如申请专利范围第6项所述之余数码产生器具余数码结构数位式监频器,其中该M-FSK监频器系统输入信号(fj)及时脉(CLK)之计算方法与参数k値选取法则、滤波器中央频率(fc)、所需频宽(BW)及振荡器频率(fLO)选取方法:fj=[(L+1)2]CLK+f(j-1)CLK=fkk=(M-1)2fc=(f1+fM)/(2*)(BW)>(fM-f1)/fLO=fIF-fc8.如申请专利范围第5项所述之余数码产生器具余数码结构数位式监频器,其中该余数码产生器包含三颗正反器及一显互斥或闸(XOR),其特征在于该第一颗正反器之输出接至该第二颗正反器之输入,该第一颗正反器与该第二颗正反器之输出接至该互斥或闸(XOR),而该互斥或闸之输出接至该第三颗正反器之一时脉及一重置信号。9.如申请专利范围第8项所述之余数码产生器具余数码结构数位式监频器,其中该等正反器系为一D型正反器。10.如申请专利范围第5项所述之余数码产生器具余数码结构数位式监频器,其中该余数码产生器包含三颗正反器及一颗反互斥或闸(XNOR),其特征在于该第一颗正反器之输出接至该第二颗正反器之输入,该第一颗正反器与该第二颗正反器之输出接至该反互斥或闸(NXOR),而该反互斥或闸之输出接至该第三颗正反器之一时脉及一重置信号。11.如申请专利范围第10项所述之余数码产生器具余数码结构数位式监频器,其中该等正反器系为一D型正反器。12.一种具余数码产生器之频率排序器,由一余数码产生器、时间延迟电路、计数器、暂存器、比较电路所组成,其特征在于,输入频率经由该余数码产生器产生之特征値,该时间延迟电路在同时产生重置及启动讯号驱动计数器和暂存器,经由计数器计数特征値、暂存器暂存计数値,再由比较器比较出输入频率间的大小关系。13.一种具余数码产生器之频率范围侦测器,系由一余数码产生器、一时间延迟电路、一计数器、一暂存器、一最大最小値比较电路所组成,其特征在于,该暂存器需多几个bits暂存讯号编码,而由最大最小値比较电路找出最大及最小之输入频率并输出其编码。14.如申请专利范围第13项所述之具余数码产生器之频率范围侦测器,其中该时间延迟电路系由3个D Flip-Flop、2个AND闸及(2t+2)个T Flip-Flop构成,前面3个D Flip-Flop及2个AND闸主要在制造时间延迟,(2t+2)个T Flip-Flop在除频,使余数码产生器有足够的时间完成第一次的工作、计数器和暂存器能在正确的时间工作。图式简单说明:第一图:本案具余数码结构之M-FSK中频监频器系统。第二图a:本案时间平均値与q/CLK値分布图(XOR型)第二图b本案时间平均値与q/CLK値分布图(XNOR型)第二图c本案从余数码产生器Xout输出结果第三图a本案余数码产生器电路图(XOR型)第三图b本案余数码产生器电路图(XNOR型)第四图本案频率排序器(a)与范围侦测器(b)之系统方块图第五图本案时间延迟电路之电路图第六图本案时间延迟电路之时脉图第七图本案阶梯式比较电路之电路图第八图本案最大最小値监别器之电路图第九图本案数位补偿电路第十图本案4-FSK(非同步)电路图第十一图本案16-FSK(同步)电路图第十二图本案标准ERMES系统电路图第十三图本案频率排序器之电路图第十四图本案频率范围侦测之电路图第十五图本案平行式4-FSK监频器逻辑电路第十六图本案平行式8-FSK监频器逻辑电路第十七图本案平行式多时脉M-ary FSK监频器逻辑电路