| 摘要 |
Die vorliegende Erfindung betrifft ein Layoutentwurfsverfahren für die Routine bzw. die Weggebung eines Weges, der Multiniveau-Verbindungen in einer Halbleitervorrichtung aufweist, die mindestens einen Feldeffekttransistor mit einer Gateelektrode hat, wobei sich der Weg zwischen einem Diffusionsbereich und der Gateelektrode erstreckt und wobei jede Verbindung, die mit der Gateelektrode verbunden ist und nicht mit dem Diffusionsbereich verbunden ist, wenn die Verbindung strukturiert wird, ein Gebiet hat, das einen vorgegebenen Referenzwert nicht überschreitet. |
