| 主权项 |
1.一种半导体装置,其中一列位址与一行位址系被施加于一段较一记忆核心内部所需之一最小的RAS至CAS延迟时间(tRCD)为短之时间,对应于该列位址之一字元线系被驱动,而被连接至该受驱动字元线之记忆格系被感测,该半导体装置包括:一副字元线,藉由将该字元线在一行位址上分割来提供;一副字元线驱动器,用于驱动该副字元线;一驱动信号产生器,用于驱动该副字元线驱动器,以回应基于该列位址及一控制信号用以选择该字元线之一字元线选择信号,以及一控制信号产生器,用于产生一控制信号且回应基于该行位址之选择驱动信呈产生器的一个驱动信号产生器选择信号与指明该半导体记忆装置之一正常或更新作业之一模式信号而将该控制信号输出至控制信号产生器。2.如申请专利范围第1项之装置,其中该控制信号产生器系为一OR(或)闸极,其执行相对于驱动信号产生器选择信号与模式信号之一OR运算。3.如申请专利范围第1项之装置,其中该驱动信号产生器选择信号系藉由解码一部份的行位址所获得。4.如申请专利范围第3项之装置,其中该驱动信号产生器选择信号系藉由解码一部份包括该行位址的最有效位元所获得。5.如申请专利范围第4项之装置,其中该驱动信号产生器选择信号系藉由解码该行位址的最有效位元所获得。6.如申请专利范围第5项之装置,其中该控制信号产生器系为一OR(或)闸极,其执行相对于该模式信号与行位址之最有效位元之一OR运算。7.如申请专利范围第1项之装置,其中该驱动信号产生器包括:一AND(及)闸极用于执行相对于该字元线选择信号与控制信号之一AND运算;以及一锁存用于锁存且提供该AND闸极之一输出至副字元线驱动器。8.如申请专利范围第1项之装置,其中该半导体记忆装置系为一动态随机存取记忆体,采用选通一指令,一位址以及以封包格式之一资料的一种模式。9.一半导体记忆装置中之一驱动信号产生器,包括由分割一行位址上之字元线所定义之一副字元线以及用于驱动该副字元线之一副字元线驱动器,该驱动信号产生器回应一字元线选择信号用于选择基于一列位址之字元线,该驱动信号产生器包含:一控制信号产生器,用于产生一控制信号且回应基于一行位址之一驱动信号产生器选择信号与用于指定该半导体记忆装置之一正常或更新作业之一模式信号;一AND(及)闸极,用于执行相对于该字元线选择信号与控制信号之一AND运算,以及一锁存,用于锁存且提供该AND闸极之一输出至副字元线驱动器。10.如申请专利范围第9项之驱动信号产生器,其中该控制信号系为一OR闸用于执行关于驱动信号产生器选择信号与模式信号之一OR运算。11.如申请专利范围第10项之驱动信号产生器,其中该驱动信号产生器选择信号系为解码部份行位址所获得。12.如申请专利范围第11项之驱动信号产生器,其中该驱动信号产生器选择信号系为解码包括行位址的最有效位元之部份行位址所获得。13.如申请专利范围第12项之驱动信号产生器,其中该驱动信号产生器选择信号系为解码行位址的最有效元所获得。14.如申请专利范围第11项之驱动信号产生器,其中该行位址系被施用较一记忆核内部所需之一最小RAS至CAS延迟时间(tRCD)为短的一段时间。15.如申请专利范围第12项之驱动信号产生器,其中该行位址系被施用较一记忆核内部所需之一最小RAS至CAS延迟时间(tRCD)为短的一段时间。16.如申请专利范围第13项之驱动信号产生器,其中该行位址系被施用较一记忆核内部所需之一最小RAS至CAS延迟时间(tRCD)为短的一段时间。图式简单说明:第一图显示了在一64M EDO DRAM(动态随机存取记忆体)中字元线选择作业的一种概念;第二图显示了在一64M同步动态随机存取记忆体(DRAM)中字元线选择作业的一种概念;第三图显示了根据本发明在一半导体记忆装置中字元线的一种概念;第四图系为一习知的列解码器之一方块图;第五图显示了于一习知的半导体记忆装置中字元线与副字元线驱动器之一配置;第六图系为一电路图显示了第五图中所叙述之一PXiD产生器的一种构造;第七图显示了根据本发明在一半导体记忆装置中字元线与副字元线驱动器之一配置的一个较佳具体实施;第八图系为一OR(或)闸之一电路图用于产生第七图中所叙述之控制信号;及第九图系为第七图中所叙述之一PXiD产生器之一电路图。 |
