| 主权项 |
1.一种半导体积体电路装置,包括:一嵌入式记忆体,包括复数个列与行冗余;一内建式自测试电路,用以侦测该记忆体之错误记忆体单元;以及一内建式自修复电路,利用分割资讯成列与行资讯以储存所侦测到之错误记忆体单元资讯,回应于该列资讯与行资讯以决定该错误记忆体单元之修复方法,以及回应于所决定之修复方法产生该记忆体之修复后位址,其中该内建式自修复电路包括:一内建式自修复控制器,以控制该内建式自修复电路之操作;一第一资料储存装置,包括具有复数个资料栏位之复数个入口,用以储存该错误记忆体单元之列位址与发生于一共用到位址之该错误记忆体单元数量;一第一逻辑单元,在该内建式自修复控制器之控制下,以储存该错误记忆体单元之该列位址与数量至该第一资料储存装置;一第二资料储存装置,包括具有复数个资料栏位之复数个入口,用以储存该错误记忆体单元之行位址与发生于该相同行位址之该错误记忆体单元数量;一第二逻辑单元,在该内建式自修复控制器之控制下,以储存该错误记忆体单元之该行位址与数量至该第二资料储存装置;一第三逻辑单元,用以储存相对资料储存装置之入口位置,该相对资料储存装置系储存相关于该第一与第二资料储存装置之列与行位址之行与列位址,以及在该内建式自修复控制器之控制下,减少储存于该相对资料储存装置之入口位置中之错误记忆体单元数量;以及一位址检查器,在该内建式自修复控制器之控制下,回应于该错误记忆体单元之该列与行位址而产生修复后列与行位址至该记忆体。2.如申请专利范围第1项所述之半导体积体电路装置,其中该内建式自修复电路根据哪一个该第一与第二资料储存装置具有较少个入口,先决定该第一资料储存装置或该第二资料储存装置之一之该修复方法。3.如申请专利范围第1项所述之半导体积体电路装置,该内建式自修复电路藉由依照所储存之错误记忆体单元之数量,选择构成该第一或第二资料储存装置之入口,以决定该第一或第二资料储存装置之该修复方法。4.如申请专利范围第3项所述之半导体积体电路装置,其中当选择一个或更多个入口以决定该修复方法时,该第三逻辑单元将储存于由该所选择入口所指定之该相对资料储存装置中错误记忆体单元之数量减少1,且当减少错误记忆体单元之数量为0时,删除该相对资料储存装置之该入口。5.如申请专利范围第1项所述之半导体积体电路装置,其中包括于该第一资料储存装置中之各入口包括:一第一资料栏位,用以指示储存于该入口之列资料之有效性;一第二资料栏位,用以储存该错误记忆体单元之列位址;一第三资料栏位,用以储存具有相同于储存于该第二资料栏位之列位址之错误记忆体单元之数量;一第四资料栏位,用以储存该第二资料储存装置之该入口位置,该第二资料储存装置系储存相关于储存于该第二资料栏位中之该错误记忆体单元之列位址之该行位址;以及一第五资料栏位,用以储存该错误记忆体单元之所决定之修复方法。6.如申请专利范围第5项所述之半导体积体电路装置,其中当该记忆体包括R个列冗余与C个行冗余时,该第三资料栏位包括└log2C」+1个位元,以及该第四资料栏位包括「log2(C+CR)┐个位元。7.如申请专利范围第5项所述之半导体积体电路装置,其中当该记忆体包括R个列冗余与C个行冗余时,该第三资料栏位包括C+l个位元,每当侦测到具有相同列位址之该错误记忆体单元时,其设为1之最小位元系向左位移,以及该第四资料栏位包括用以当成位元旗帜而指示该入口位置之C个位元。8.如申请专利范围第1项所述之半导体积体电路装置,其中包括于该第二资料储存装置中之各入口包括:一第一资料栏位,用以指示储存于该入口之行资料之有效性;一第二资料栏位,用以储存该错误记忆体单元之行位址;一第三资料栏位,用以储存具有相同于储存于该第二资料栏位之行位址之错误记忆体单元之数量;一第四资料栏位,用以储存该第一资料储存装置之该入口位置,该第二资料储存装置系储存相关于储存于该第二资料栏位中之该错误记忆体单元之该行位址之该列位址;以及一第五资料栏位,用以储存该错误记忆体单元之所决定之修复方法。9.如申请专利范围第8项所述之半导体积体电路装置,其中当该记忆体包括R个列冗余与C个行冗余时,该第三资料栏位包括└log2R」+1个位元,以及该第四资料栏位系包括「log2(R+RC)┐位元。10.如申请专利范围第8项所述之半导体积体电路装置,其中当该记忆体包括R个列冗余与C个行冗余时,该第三资料栏位包括R+1个位元,每当侦测到具有相同行位址之该错误记忆体单元时,其设为1之最小位元系向左位移,以及该第四资料栏位包括用以当成位元旗帜而指示该入口位置之R个位元。11.一种具有复数个冗余之嵌入式记忆体之内建式自修复电路之自修复方法,包括下列步骤:分别将列与行资讯填入至第一与第二资料储存装置,其中该列与行资讯分别包括错误记忆体单元之列与行位址,具有相同列与行位址之该错误记忆体单元数量,以及相关于该各别列与行位址之储存行与行位址之相对资料储存装置之入口位置;藉由依照储存于该入口中之该错误记忆体单元数量选择包括于该第一或该第资料储存装置中之一入口,决定同多于列或行冗余数量之该错误记忆体单元之修复方法,以及减少储存于该选择入口所指定之该相对资料储存装置之该入口位置中之该错误记忆体单元数量;以及根据所决定之修复方法产生修复位址至该记忆体。12.如申请专利范围第11项所述之方法,其中包括于该第一资料储存装置中之各入口包括:一第一资料栏位,用以指示储存于该入口之列资料之有效性;一第二资料栏位,用以储存该错误记忆体单元之列位址;一第三资料栏位,用以储存具有相同于储存于该第二资料栏位之列位址之错误记忆体单元之数量;一第四资料栏位,用以储存该第二资料储存装置之该入口位置,该第二资料储存装置系储存相关于储存于该第二资料栏位中之该错误记忆体单元之该列位址之该行位址;以及一第五资料栏位,用以储存该错误记忆体单元之所决定之修复方法。13.如申请专利范围第12项所述之方法,其中将列/行资讯填入至该第一/第二资料储存装置之步骤包括:决定是否一错误记忆体单元之一列位址系储存于该第一资料储存装置;如果该错误记忆体单元之该列位址系储存于该第一资料储存装置,将储存于该第一资料储存装置中之该第三资料栏位中之错误记忆体单元数量增加1,并储存该第二资料储存装置之一入口位置至该第四资料栏位;如果该错误记忆体单元之该列位址系未储存于该第一资料储存装置,储存该列位址至该第一资料储存装置,并储存该第二资料储存装置之该入口位置至该第四资料栏位;决定是否该错误记忆体单元之一行位址系储存于该第二资料储存装置;如果该错误记忆体单元之该行位址系储存于该第二资料储存装置,将储存于该第二资料储存装置中之该第三资料栏位中之错误记忆体单元数量增加1,并储存该第一资料储存装置之一入口位置至该第四资料栏位;以及如果该错误记忆体单元之该行位址系未储存于该第二资料储存装置,储存该行位址至该第二资料储存装置,并储存该第一资料储存装置之该入口位置至该第四资料栏位。14.如申请专利范围第11项所述之方法,其中包括于该第二资料储存装置中之各入口包括:一第一资料栏位,用以指示储存于该入口之行资料之有效性;一第二资料栏位,用以储存该错误记忆体单元之行位址;一第三资料栏位,用以储存具有相同于储存于该第二资料栏位之行位址之错误记忆体单元之数量;一第四资料栏位,用以储存该第一资料储存装置之该入口位置,该第二资料储存装置系储存相关于储存于该第二资料栏位中之该错误记忆体单元之该行位址之该列位址;以及一第五资料栏位,用以储存该错误记忆体单元之所决定之修复方法。15.如申请专利范围第14项所述之方法,其中将列/行资讯填入至该第一/第二资料储存装置之步骤包括:决定是否一错误记忆体单元之一列位址系储存于该第一资料储存装置;如果该错误记忆体单元之该列位址系储存于该第一资料储存装置,将储存于该第一资料储存装置中之该第三资料栏位中之错误记忆体单元数量增加1,并储存该第二资料储存装置之一入口位置至该第四资料栏位;如果该错误记忆体单元之该列位址系未储存于该第一资料储存装置,储存该列位址至该第一资料储存装置,并储存该第二资料储存装置之该入口位置至该第四资料栏位;决定是否该错误记忆体单元之一行位址系储存于该第二资料储存装置;如果该错误记忆体单元之该行位址系储存于该第二资料储存装置,将储存于该第二资料储存装置中之该第三资料栏位中之错误记忆体单元数量增加1,并储存该第一资料储存装置之一入口位置至该第四资料栏位;以及如果该错误记忆体单元之该行位址系未储存于该第二资料储存装置,储存该行位址至该第二资料储存装置,并储存该第一资料储存装置之该入口位置至该第四资料栏位。16.如申请专利范围第11项所述之方法,其中决定修复方法之步骤包括下列步骤:(a)选择具较少个入口之该第一资料储存装置或该第二资料储存装置之一;(b)藉由依照该错误记忆体单元数量选择该入口以决定所选择之资料储存装置之一修复方法;(c)减少储存于该选择入口所指定之该相对资料储存装置中之该入口位置中之该错误记忆体单元数量;(d)重复该(b)与(c)步骤,重复次数系同多于相关于所选择资料储存装置之列/行资料之数量;(e)选择具较多个入口之该第一资料储存装置或该第二资料储存装置之一;以及(d)重复该(b)与(c)步骤,重复次数系同多于相关于所选择资料储存装置之列/行资料之数量。17.如申请专利范围第16项所述之方法,其中所决定之修复方法应用该列冗余。18.如申请专利范围第16项所述之方法,其中所决定之修复方法应用该行冗余。19.如申请专利范围第16项所述之方法,其中当减少后之该错误记忆体单元数量为0时,该相对资料储存装置之该入口系被删除。图式简单说明:第一图绘示本发明较佳实施例之半导体积体电路元件之方块图;第二图绘示传统填满入口之架构;第三图A绘示本发明较佳实施例之列填满入口之架构;第三图B绘示本发明较佳实施例之行填满入口之架构;第四图A绘示第三图A中之列填满入口之一之架构;第四图B绘示第三图B中之行填满入口之一之架构;第五图绘示第一图所示之嵌入式记忆体中发生之错误记忆体单元之一例;第六图A-第六图J绘示将相关于第五图所示之错误记忆体单元之资讯储存至第三图A与第三图B所示之列与行填满入口之过程;第七图A-第七图F绘示根据储存于第六图A-第六图J所示之列与行填满入口中之资讯来决定第五图所示之错误记忆体单元之修复方法之步骤;第八图绘示第七图A-第七图F所示之步骤所决定之修复方法之嵌入式记忆体之修复结果;第九图绘示第一图所示之BISR电路之流程图;第十图A与第十图B绘示储存错误记忆体单元之资讯至第三图A与第三图B所示之列与行填满入口之详细流程图;第十一图A与第十一图B绘示第九图所示之决定错误记忆体单元之修复方法之详细流程图;以及第十二图绘示使用第三图A与第三图B所示之列与行填满入口以及第二图所示之传统填满入口之BISR电路之修复覆盖范围。 |
