| 主权项 |
1.一种半导体积体电路评估系统,包含:一测试组态档,用以储存测试组态,由欲施加于装置上之一输入组态及一预期値组态构成,输入组态用以测试在测试下之装置,预期値组态用以比较测试下之装置之反应输入组态所输出之信号;一第一记忆器,用以储存测试事件资讯,接收来自测试组态档之预定量之测试组态;一第一FIFO(先入先出),用以接收来自第一记忆器之预定量之测试事件资讯,并依其接收顺序,取出测试事件资讯;一第二记忆器,用以储存装置事件资讯,接收由测试下之装置之逻辑模拟所产生之预定量之事件资讯,此系依据由电脑辅助设计方法所产生之装置之设计资料;一第二FIFO(先入先出),用以接收来自第二记忆器之预定量之装置事件资讯,并依其接收顺序,取出装置事件资讯;一比较器,用以比较来自第一FIFO及第二FIFO之事件资讯;及产生装置,用以产生比较器之比较结果。2.如申请专利范围第1项所述之半导体积体电路评估系统,其中,第一FIFO及第二FIFO,比较器,及产生比较结果之装置由硬体构成。3.如申请专利范围第1项所述之半导体积体电路评估系统,其中,测试组态经由一工作站存取,及测试组态在工作站之控制下,转移至第一记忆器。4.如申请专利范围第1项所述之半导体积体电路评估系统,其中,第一FIFO,第二FIFO,比较器,及用以产生比较结果之装置由硬体构成,以形成一硬体加速器,及测试组态之评估及测试下之装置之模拟测试由硬体加速器及工作站间之交互行动执行。5.如申请专利范围第1项所述之半导体积体电路评估系统,另包含一第一事件计算器设置于第一记忆器及第一FIFO之间,及一第二事件计算器设置于第二记忆器及第二FIFO之间。6.如申请专利范围第1项所述之半导体积体电路评估系统,另包含一资讯档用以储存资料,此资料显示在第一FIFO之输出资料及第二FIFO之输出资料间之事件之一较早时间。7.如申请专利范围第1项所述之半导体积体电路评估系统,其中,显示第一FIFO之输出资料及第二FIFO之输出资料间之事件之较早时间之资料储存于一资料档中,及当资料档中所储存之资料为装置事件资料时,装置事件与装置事件后即时来到之一测试事件资料中之一比较事件之预期値比较,以决定比较结果是否显示该二事件是否相符,以评估测试组态。8.如申请专利范围第1项所述之半导体积体电路评估系统,其中,测试组态档中所储存之测试组态系根据来自倾卸档之资料产生,倾卸档储存由执行半导体装置之操作之逻辑模拟所产生之资料,在此,根据半导体装置之电脑辅助设计方法所产生之设计资料,执行逻辑模拟。9.如申请专利范围第1项所述之半导体积体电路评估系统,其中,第一FIFO,第二FIFO,比较器,及用以产生比较结果之装置由硬体构成,以形成一硬体加速器,及评估系统另包含一工作站,此模仿LSI测试器之功能,使用来自测试组态档之测试组态,及测试组态之评估及测试下之装置之模拟测试由硬体加速器及工作站间之交互行动执行。图式简单说明:第一图为概要图,显示普通技术中之测试组态评估方法,使用由软体构成之装置逻辑模拟器。第二图A为方块图,显示本发明之半导体积体电路评估系统之基本结构,及第二图B为概要图,显示具有第二图A之评估系统相等功能之LSI测试器。第三图为概要图,显示半导体积体电路自设计阶段,评估阶段,及生产及测试阶段之整个生产方法,及生产方法及本发明之半导体积体电路评估系统之关系。第四图为方块图,更详细显示本发明之半导体积体电路评估系统之结构,及评估系统之结构及软间之关系,及涉及半导体积体电路设计方法之资料。第五图为波形图,显示本发明之半导体积体电路评估系统之操作。第六图为概要图,显示本发明之半导体积体电路评估系统在逻辑资料上之操作。第七图为方块图,更详细显示本发明半导体积体电路评估系统。第八图A、第八图B为波形图,显示信号波形之影像,相当于本发明之半导体积体电路评估系统之事件FIFO中所储存之事件资料。 |
