| 主权项 |
1.一种半导体记忆装置,形成于一半导体基片上,包含:多个记忆单元(112;212),以某种几何图形排列于该半导体基片上的主要表面的第一个区域(110),以可读出及可再写入方式储存二进制资料位元;多个虚拟单元(113;213),排列于该主要表面上接近于该第一个区域的第二个区域(111),以使得该某种几何图形从第一个区域连续至该第二个区域,并有一电容;复数电路(102/103/104/105/106),和该多个记忆单元结合,以写入二进制资料位元及由之读出该二进制资料位元;及一内电源(107)分布一内电压至该电路,其特征为:将该内电源(107)连接到至少特定几个该多个虚拟单元(113;213),以将至少一部份该电容连接于该内电源(107),藉以使该内电压稳定。2.如申请专利范围第1项之半导体记忆装置,其中该多个记忆单元(112;212)有各自的储存电容器(115/201;CP1),以电位形式储存该二进制资料位元,而该多个虚拟单元有各自的虚拟电容器(115/201),选择性地连接到该内电源,并和该储存电容器的大小相同,以使得该某种几何图形连续。3.如申请专利范围第2项之半导体记忆装置,其中将该内电源(107)连接到该至少特定几个小于该虚拟单元数目的虚拟电容器(115/201)上。4.如申请专利范围第2项之半导体记忆装置,其中该多个记忆单元分别为动态随机存取记忆单元。5.如申请专利范围第4项之半导体记忆装置,其中该动态随机存取记忆单元及该虚拟单元形成记忆单元阵列(200;300;400;500)其中之一。6.如申请专利范围第5项之半导体记忆装置,其中该记忆单元阵列(200;300;400;500)的该其中之一有一第一对应电极(201)连接至一第一个定値的电压电源,做为该动态随机存取记忆单元的该储存电容器的一部份,及第二对应电极(201)连接接至内电源(107),做为该多个虚拟单元的虚拟电容器的一部份。7.如申请专利范围第6项之半导体记忆装置,其中将该储存电容器及连接至该内电源的该虚拟电容器分别连接至一连串的第一转移电晶体(114)及第二转移电晶体(114),而成排的记忆单元的第一转移电晶体及于该排中的虚拟单元的第二转移电晶体有各自的闸极电极,形成每个次字元线(202)连接至一次字元线路驱动器(102)的第一部份及该每个次字元线路(202)施以一活化层及的第二部分,以保持第二转移电晶体于开动状态。8.如申请专利范围第6项之半导体记忆装置,其中将储存电容器及该虚拟电容器分别顺序连接至第一转移电晶体,其通常为关闭型,及第二转移电晶体,其通常为开动型,且每个次字元线路(202)用做于横排上的第一转移电晶体的闸极电极,而不提供该横排上的虚拟单元的第二转移电晶体任何的闸极电极。9.如申请专利范围第5项之半导体记忆装置,其中该记忆单元阵列的该其中之一结合至多个次字元线路(202)及多个位元线路(203),且该动态随机存取记忆单元及该虚拟单元分别有通常为长方形杂质区(119)于该第一个区域(110)及第二个区域(111),并以平行于该位元线路及垂直于该次字元线路的方向延长。10.如申请专利范围第5项之半导体记忆装置,其中该记忆单元阵列的该其中之一结合至多个次字元线路(202)及多个位元线路(203),且该动态随机存取记忆单元及该虚拟单元分别有通常为长方形杂质区(119)于该第一个区域(110)及第二个区域(111),并以斜向于该次字元线路的方向延长。11.如申请专利范围第1项之半导体记忆装置,其中该内电源(107)更进一步连接至一补偿电容器(CCP)。12.如申请专利范围第1项之半导体记忆装置,其中该多个记忆单元(112;212)及该多个虚拟单元(113;213)有储存电容器(CP1),以电位形式储存该二进制资料位元,而虚拟电容器选择性地连接到该内电源(107),分别使得该几何图形连续,且该内电源(107)更进一步连接至一补偿电容器(CCP)。13.如申请专利范围第12项之半导体记忆装置,其中连接到该内电源(107)的虚拟电容器,较该补偿电容器(CCP)更接近于该等电路中之用来选择该多个记忆单元之一的特定电路(102/103/104/105)。14.如申请专利范围第13项之半导体记忆装置,其中该电路的特定电路至少为一次字元线路驱动器单元(102),一感应放大器单元(103),横排位址解码器单元(104)及一直行位址解码器选择器单元(105)。15.如申请专利范围第13项之半导体记忆装置,其中该补偿电容器(CCP)形成于一指定给其他电路(106)及该内电源(107)之第三个区域。16.一电力分布系统,设于半导体记忆装置内,包含:一内电源(107),以一外电压供应,以产生一内电压;一电力分布线路(DS),连接至该内电源(107)及该半导体记忆装置之电路(102-106),以供应该内电压至该电路;及一补偿电容器,连接到该电力分布线路(DS)(112;212),以使得该内电源于该内电源于该电力分布线路(DS)上稳定,其特征为:该补偿电容器包括虚拟单元(113;213)的储存电容器(115/201),在指定给记忆单元(112;212)的区域的外面,以由该区域连续的几何图形排列。17.如申请专利范围第16项之电力分布系统,其中该补偿电容器更进一步包括一电容器元件(CCP)连接至该电力分布线路(DS)。图式简单说明:第一图为方块图,显示出先前技术半导体记忆装置的电路排列;第二图为俯视图,显示出设于先前技术半导体记忆装置内的记忆单元阵列的陈列;第三图为第二图中沿X1-X1线上的横剖面图,显示出记忆单元阵列的结构;第四图为第二图中沿X2-X2线上的横剖面图,显示出记忆单元阵列的结构;第五图为第二图中沿X3-X3线上的横剖面图,显示出记忆单元阵列的结构;第六图为内电压波动的曲线图;第七图为方块图,显示出将电压补偿器增加至设于先前技术半导体记忆装置内的电源上;第八图为方块图,显示出依据本发明的一半导体动态随机存取记忆装置的电路排列;第九图为俯视图,显示出设于此半导体动态随机存取记忆装置内的一记忆单元阵列的阵列;第十图为第九图中沿X1-X1线上的横剖面图,显示出记忆单元阵列的结构;第十一图为第九图中沿X2-X2线上的横剖面图,显示出记忆单元阵列的结构;第十二图为第九图中沿X3-X3线上的横剖面图,显示出记忆单元阵列的结构;第十三图为电路图,显示出设于此半导体动态随机存取记忆装置内的一记忆单元阵列的等效电路;第十四图为俯视图,显示出设于依据本发明的另一半导体动态随机存取记忆装置内的一记忆单元阵列的阵列;第十五图为第十四图中沿X1-X1线上的横剖面图,显示出记忆单元阵列的结构;第十六图为第十四图中沿X2-X2线上的横剖面图,显示出记忆单元阵列的结构;第十七图为第十四图中沿X3-X3线上的横剖面图,显示出记忆单元阵列的结构;第十八图为俯视图,显示出设于依据本发明的又另一半导体动态随机存取记忆装置内的一记忆单元阵列的陈列;第十九图为俯视图,显示出设于依据本发明的再另一半导体动态随机存取记忆装置内的一记忆单元阵列的陈列;及第二十图为电路图,显示出设于依据本发明的半导体铁电性随机存取记忆装置内的一记忆单元阵列的等效电路。 |
