| 主权项 |
1.一种半导体记忆体装置,包括:一半导体基底;复数个在该基底上且相互平行排列的字线;复数个沿着复数个字线各者的记忆单元;复数个在该基底上且相互平行排列的次位元线,其中每个字线都与复数个次位元线交叉;复数个与复数个次位元线平行排列的主位元线;复数个与复数个字线平行排列的记忆带选择线;复数个沿着每个记忆带选择线且连接到相对应次位元线的记忆带选择电晶体;以及复数个辅助导通区,就每个主位元线设置,将每个主位元线连接到一组复数个次位元线的复数个记忆带选择电晶体上,其中:复数个记忆带选择电晶体的形状都相同;以及该复数个辅助导通区中的每个辅助导通区都具有变形的H形,包括连接到每个主位元线的中央部分以及复数个分支部分,其中有个分支部分是连接到复数个次位元线之相对应一组的复数个记忆带选择线。2.如申请专利范围中第1项之半导体记忆体装置,其中复数个辅助导通区之各者都具有四个分支部分。3.如申请专利范围中第2项之半导体记忆体装置,其中该四个分支部分中有二个分支部分会比其它另外二个分支部分还小。4.如申请专利范围中第1项之半导体记忆体装置,其中该半导体基底属于第一导电型,而复数个次位元线是第二导电型扩散层。5.如申请专利范围中第1项之半导体记忆体装置,其中该复数个记忆单元中每个记忆单元都具有该复数个次位元线中的一个次位元线,当作源极与汲极,以及该复数个字线中的一个字线,当作闸极。6.如申请专利范围中第1项之半导体记忆体装置,其中该复数个主位元线中的每个主位元线都是由低电阻的金属材料所构成。7.一种半导体记忆体装置,包括:一半导体基底;复数个在该基底上且相互平行排列的字线;复数个沿着复数个字线各者的记忆单元;复数个在该基底上且相互平行排列的次位元线,其中每个字线都与复数个次位元线交叉;复数个与复数个次位元线平行排列的主位元线;复数个与复数个字线平行排列的记忆带选择线;复数个沿着每个记忆带选择线且连接到相对应次位元线的记忆带选择电晶体;以及复数个辅助导通区,就每个主位元线设置,将每个主位元线连接到一组复数个次位元线的复数个记忆带选择电晶体上;其中:复数个记忆带选择电晶体的形状都相同;以及该复数个沿着复数个记忆带选择线之一个的记忆带选择电晶体,以及该复数个沿着与复数记忆带选择线之一个相邻的复数个记忆带选择线之另一个的记忆带选择电晶体,成交错排列,并在复数个记忆带选择线之一个与另一个之间向内突出。8.如申请专利范围中第7项之半导体记忆体装置,其中该半导体基底属于第一导电型,而复数个次位元线是第二导电型扩散层。9.如申请专利范围中第7项之半导体记忆体装置,其中该复数个记忆单元中每个记忆单元都具有该复数个次位元线中的一个次位元线,当作源极与汲极,以及该复数个字线中的一个字线,当作闸极。10.如申请专利范围中第7项之半导体记忆体装置,其中该复数个主位元线中的每个主位元线都是由低电阻的金属材料所构成。图式简单说明:第一图是依据本发明实施例的半导体记忆体装置的布局设计。第二图是具结构性位元线结构的MROM电路图。第三图是传统半导体基底的布局设计图,其中该半导体基底具有第二图所示的MROM。第四图是具结构性位元线结构的另一MROM电路图。第五图是传统半导体基底的布局设计图,其中该半导体基底具有第四图所示的MROM。第六图显示二次位元线之间记忆带选择电晶体的通道区。 |
