| 主权项 |
1.一种记忆体配置,其由多个记忆胞(L)所构成,各记 忆胞分别具有至少一个铁电质记忆电容器(Cferro) 及一个选择电晶体(TG)且可经由字元线(WL<0>,W<1>…) 和位元线对(BL<0>,bBL<0>,BL<1>,BbL<1>)来控制,在读出放 大器(SA<1>)中一种经由位元线对(pair)而由参考晶胞 对(R)所获得之参考信号可和一种由记忆胞(L)而来 之读出信号相比较,其特征为: 此读出放大器(SA<1>)设有二对(pair)位元线(BL<0>,bBL<0 >;BL<1>,bBL<1>);短路组件(SG')使其中一对位元线中之 一条位元线与另一位元线中之一条位元线相连接, 于是可经由一对位元线(BL<0>,bBL<0>)而使参考信号 施加至读出放大器(SA<01>)且同时可经由另一对位 元线(BL<1>,bBL<1>)而使读出信号施加至读出放大器( SA<01>)。2.如申请专利范围第1项之记忆体配置,其 中短路组件(SG')配置于位元线(BL<0>,bBL<0>,BL<1>,bBL<1> )之与读出放大器(SA<01>)相面对之末端处。3.如申 请专利范围第1或第2项之记忆体配置,其中由二对( pair)相邻之位元线(BL<0>,bBL<0>,BL<1>,bBL<1>)中分别使 一对位元线中之一条位元线与另一对位元线中之 一条位元线一起引导至该读出放大器。4.如申请 专利范围第3项之记忆体配置,其中每一对位元线 之各条位元线经由起始电晶体(SG)而互相连接。5. 如申请专利范围第1或第2项之记忆体配置,其中在 每一条位元线中设置一种可控制之特殊位元线-开 关电晶体。6.如申请专利范围第3项之记忆体配置, 其中在每一条位元线中设置一种可控制之特殊位 元线-开关电晶体。7.如申请专利范围第4项之记忆 体配置,其中在每一条位元线中设置一种可控制之 特殊位元线-开关电晶体。图式简单说明: 第一图本发明第一实施例之接线图。 第二图在第一图之实施例中读出过程之时序图。 第三图本发明第二实施例之接线图。 第四图记忆胞之接线图。 第五图传统记忆体配置之接线图。 第六图在第五图之记忆体配置中读出过程之时序 图。 |
