| 主权项 |
1.一种记忆体装置的等化电路,其中彼此相邻的第 一及第二记忆体区块之一系被一第一或第二区块 选择讯号选择,包含: 一等化控制电路,用以回应第一及第二等化讯号而 产生一输入预充讯号,做为一等化控制讯号,其可 回应第一或第二区块选择讯号而被选择性地触发; 一等化单元,位于输入及输出线对之间,用以保持 输入及输出线对的电压在相同位准,此等化单元系 回应等化控制讯号而致能。2.如申请专利范围第1 项之等化电路,其中的等化控制电路,包含: 一第一传输闸,用以回应第一等化讯号的触发而输 出预充讯号;及 一第二传输闸,其输入及输出端共同连接于第一传 输闸,用以回应第二等化讯号的触发而输出预充讯 号。3.如申请专利范围第2项之等化电路,其中的等 化控制电路包含一PMOS电晶体,其被施以外部供应 电压位准的背偏压。4.一种记忆体装置,包含复数 个记忆体区块,其中的一对输入及输出线是由相邻 接的第一及第二记忆体区块所共用,而该对输入及 输出线系回应第一及第二等化讯号预充至某电压 位准,包含: 一位元线预充电路,其系回应第一及第二等化讯号 的除能,而用以预充与第一及第二记忆体区块相对 应的一对位元线至预定的电压位准; 一位元线感测放大器,用以感测及放大位元线对中 的资料; 一区块选择开关和一行选择开关,回应于当用以选 取第一或第二记忆体区块之第一及第二区块选择 讯号,以及用以选取一预定行的行选择讯号两者被 触发时,将一选取的记忆体区块中所选取的位元线 对,连接到一对输入及输出线; 一第一等化电路,位于该对输入及输出线的一侧, 当第一和第二等化讯号被触发时被致能,此第一等 化电路用以回应一预充信号来保持输入及输出线 在相同的电压位准; 一第二等化电路,位于输入及输出线而面对第一等 化电路,用以当其被预充讯号触发时,保持该对输 入及输出线在相同的电压位准。5.如申请专利范 围第4项之记忆体装置,其中的第一等化电路,包含: 一等化控制电路,用以回应第一和第二等化讯号, 而产生一输入预充讯号,做为一等化控制讯号产生 回应第一等化讯号的触发而输出预充讯号; 一等化单元,系反应于等化控制讯号而被致能,用 以保持输入及输出线对的电压在相同的位准。6. 如申请专利范围第5项之记忆体装置,其中的等化 控制电路,包含: 一第一传输闸,用以回应第一等化讯号的触发而输 出预充讯号; 一第二传输闸,其输入及输出端系共同连接于第一 传输闸,用以回应第二等化讯号的触发而输出预充 讯号。7.如申请专利范围第4项之记忆体装置,其中 的第二等化电路,包含: 一等化电晶体,用以回应预充讯号的触发而保持输 入及输出线对在相同的电压位准;及 第一及第二预充电晶体,其彼此串联在一起,藉以 回应预充讯号的触发而保持输入及输出线对在某 一电压位准。图式简单说明: 第一图及第二图所示为电路图,用以显示一般习用 的等化电路; 第三图所示为第一图及第二图中等化电路的主要 讯号之时序图; 第四图所示为一方块图,用以说明根据本发明的记 忆体装置具体实施例; 第五图所示为一详细的电路图,做为第四图之第一 等化电路之例; 第六图所示为一记忆体装置的电路图,其包含第五 图及第一图所示的等化电路,做为其第一及第二等 化电路;及 第七图所示为第六图中记忆体装置的主要讯号之 时序图。 |
