层叠式积体电路之制造方法

摘要

本发明所提出之层叠式积体电路之制造方法，系将二极体、井电阻、N+电阻、P+电阻、双载子接面电晶体…等接面结构元件与金氧半导体电晶体，以SOI结构的埋入氧化绝缘层隔离，使得二极体、井电阻、N+电阻、P+电阻、双载子接面电晶体…等接面结构元件与金氧半导体电晶体分别位于埋入氧化绝缘层上下两面，层叠式排列于晶圆上。再者，以渠沟隔离结构将建构在磊晶矽层上之金氧半元件作个别隔离。因此，本发明所提供之层叠式积体电路之制造方法，可形成一种元件可以上下叠置的积体电路结构，如此可增加晶圆每单位面积积体电路的积集度。

主权项

1.一种层叠式积体电路之制造方法,包括:提供一半导体基底;形成一第一氧化层,在该半导体基底上;形成一氮化矽层,在该第一氧化层上;蚀刻部分该氮化矽层,定义接面区域;进行接面布植,接面趋入,并进行氧化,在该半导体基底内形成复数种接面元件;移除该氮化矽层与该第一氧化层;形成一第二氧化层,在该半导体基底上;对该半导体基底,进行氧原子布植,植入该半导体基底表面下;进行回火与氧化,形成一埋入氧化绝缘层,在该半导体基底表面之下;移除该第二氧化层;进行磊晶成长,形成一磊晶矽层,在该埋入氧化绝层上;形成一渠沟隔离层,在该磊晶矽层中;以及形成复数种金氧半元件,在该磊晶矽层上。2.如申请专利范围第1项所述之制造方法,其中,形成该些接面元件之方法包括:进行井布植,形成复数个P-接面;进行选择性N型离子布植;进行选择性P型离子布植;以及进行离子驱入,在该些P-接面中选择形成复数个N+接面与复数个P+接面。3.如申请专利范围第2项所述之制造方法,其中,该P-接面、该N+接面与该P+接面形成一二极体结构,并且该N+接面与该P+接面接触且位于该P-接面内。4.如申请专利范围第2项所述之制造方法,其中,该P-接面与该N+接面形成一N+电阻结构,并且该N+接面位于该P-接面内。5.如申请专利范围第2项所述之制造方法,其中,该P-接面与该P+接面形成一P-井电阻结构,并且该P+接面位于该P-接面内。6.如申请专利范围第1项所述之制造方法,其中,形成该些接面元件之方法包括:进行井布植,形成复数个N-接面;进行选择性N型离子布植;进行选择性P型离子布植;以及进行离子驱入,在该些P-接面中选择形成复数个N+接面与复数个P+接面。7.如申请专利范围第6项所述之制造方法,其中,该N-接面、该P+接面与该N+接面形成一二极体结构,并且该P+接面与该N+接面接触而位于该N-接面内。8.如申请专利范围第6项所述之制造方法,其中,该N-接面与该P+接面形成一P+电阻结构,并且该P+接面位于该N-接面内。9.如申请专利范围第6项所述之制造方法,其中,该N-接面与该N+接面形成一N-井电阻结构,并且该N+接面位于该N-接面内。10.如申请专利范围第1项所述之制造方法,其中,形成该些金氧半元件之方法,更包括:分别进行选择性N井布植与选择性P井布植,在该磊晶矽层中形成一N井与一P井;形成一闸极氧化层与一闸极导电层,在该磊晶矽层上,并定义闸极图案;分别选择性于该N井中进行P型淡掺杂汲极布植,于该P井中进行N型淡掺杂汲极布植;形成一间隙壁,在该磊晶矽层上与该闸极导电层侧边;以及分别选择性于该N井中进行P型杂质重掺杂布植,于该P井中进行N型杂质重掺杂布植。11.一种层叠式积体电路之制造方法,包括:提供一半导体基底;实施氧化,在该半导体基底上形成一第一氧化层;在该第一氧化层上沉积一氮化矽层;蚀刻部分该氮化矽层,将该半导体基底定义复数个接面区域;进行接面布植,接面趋入,并进行氧化,在该些接面区域对应形成复数种接面元件;移除该氮化矽层与该第一氧化层;实施氧化,在该半导体基底上形成一第二氧化层;对该半导体基底,进行氧原子布植,植入该半导体基底表面下一特定深度;进行回火与氧化,在该半导体基底表面下之该特定深度处,形成一埋入氧化绝缘层;移除该第二氧化层;进行磊晶成长,在该埋入氧化绝层上形成一磊晶矽层;在该磊晶矽层中形成复数个隔离渠沟;以及在该磊晶矽层上形成复数种金氧半元件,该些金氧半元件藉由该些隔离渠沟而相互绝缘隔离。12.如申请专利范围第11项所述之制造方法,其中,形成该些接面元件之方法包括:进行井布植,形成复数个P-接面;分别进行选择性N型离子布植与选择性P型离子布植;以及进行离子驱入,在该些P-接面中选择形成复数个N+接面与复数个P+接面。13.如申请专利范围第12项所述之制造方法,其中,该P-接面、该N+接面与该P+接面形成一二极体结构,并且该N+接面与该P+接面接触且位于该P-接面内。14.如申请专利范围第12项所述之制造方法,其中,该P-接面与该N+接面形成一N+电阻结构,并且该N+接面位于该P-接面内。15.如申请专利范围第12项所述之制造方法,其中,该P-接面与该P+接面形成一P-井电阻结构,并且该P+接面位于该P-接面内。16.如申请专利范围第11项所述之制造方法,其中,形成该些接面元件之方法包括:进行井布植,形成复数个N-接面;分别进行选择性N型离子布植与选择性P型离子布植;以及进行离子驱入,在该些P-接面中选择形成复数个N+接面与复数个P+接面。17.如申请专利范围第16项所述之制造方法,其中,该N-接面、该P+接面与该N+接面形成一二极体结构,并且该P+接面与该N+接面接触而位于该N-接面内。18.如申请专利范围第16项所述之制造方法,其中,该N-接面与该P+接面形成一P+电阻结构,并且该P+接面位于该N-接面内。19.如申请专利范围第16项所述之制造方法,其中,该N-接面与该N+接面形成一N-井电阻结构,并且该N+接面位于该N-接面内。20.如申请专利范围第11项所述之制造方法,其中,形成该些金氧半元件之方法,更包括:分别进行选择性N井布植与选择性P井布植,在该磊晶矽层中形成一N井与一P井;在该磊晶矽层上,形成一闸极氧化层与一闸极导电层,并定义该闸极导电层与该闸极氧化层,形成闸极图案;分别选择性于该N井中进行P型淡掺杂汲极布植,于该P井中进行N型淡掺杂汲极布植;在该磊晶矽层上与该闸极导电层侧边,形成一间隙壁;以及分别选择性于该N井中进行P型杂质重掺杂布植,于该P井中进行N型杂质重掺杂布植。图式简单说明:第一图是习知一种SOI结构之剖面示意图;第二图是本发明一较佳实施例之一种层叠式积体电路结构之剖面示意图;以及第三图A至第三图I是依照本发明一较佳实施例之一种层叠式积体电路之制造流程剖面图。