| 主权项 |
1.一种记忆体元件,其包含: 一程式规划线及一清除线; 一记忆体晶格,具有第一及第二空乏型电晶体、及 一具有一浮接闸极之记忆体电晶体; 该第一空乏型电晶体耦合于该程式规划线,及该第 二空乏型电晶体耦合于该清除线。2.如申请专利 范围第1项之记忆体元件,其中该记忆体晶格进一 步包括一个穿透电容器,其耦合在该第一空乏型电 晶体之一节点及该浮接闸极间。3.如申请专利范 围第1项之记忆体元件,其中该程式规划线能够被 驱动至一昇高电压。4.如申请专利范围第1项之记 忆体元件,其中该清除线能够被驱动至一昇高电压 。5.如申请专利范围第1项之记忆体元件,进一步包 含多数清除线及多数第二空乏型电晶体,每个清除 线能够被驱动至昇高电压且与一区块之记忆体晶 格相联结。6.如申请专利范围第1项之记忆体元件, 进一步包含多数区块,每个区块包括多数个记忆体 晶格及对应的多数个程式规划线。7.如申请专利 范围第6项之记忆体元件,进一步包含一个与该等 记忆体晶格的区块耦合之清除线。8.如申请专利 范围第7项之记忆体元件,其中每个区块包括该第 二空乏型电晶体,以使该清除线与该等记忆体晶格 耦合。9.如申请专利范围第8项之记忆体元件,进一 步包含一个与该第二空乏型电晶体耦合之共接线 以接收在该清除线上之一电压,其中每个记忆体晶 格包括一个在该共接线及该记忆体电晶体的浮接 闸极间之耦合电容器。10.如申请专利范围第1项之 记忆体元件,进一步包含多数个程式规划线及多数 个清除线。11.一种制造记忆体元件之方法,其包含 : 形成多数个记忆体晶格、程式规划线、及至少一 个清除线;及 形成与该等程式规划线及该等记忆体晶格耦合之 多数个第一空乏型电晶体;及 形成与该至少一清除线及一或多个记忆体晶格耦 合之至少一个第二空乏型电晶体。12.如申请专利 范围第11项之方法,其中形成该等记忆体晶格之步 骤包括形成一些单一多晶矽记忆体晶格。13.一种 半导体记忆体元件,其系包含: 一个可与一清除电压相耦合之导线; 一个共接线; 一个耦合在该导线与该共接线间之第一空乏型电 晶体;及 一个记忆体电晶体,其具有一与该共接线形成电容 性耦合之浮接闸极,以及具有一与该共接线形成电 气耦合之源极。14.如申请专利范围第13项之半导 体记忆体元件,其中该记忆体元件包括一可以电气 方式清除及可程式规划唯读记忆体。15.如申请专 利范围第13项之半导体记忆体元件,其中该清除电 压为一个昇高的电压。16.如申请专利范围第13项 之半导体记忆体元件,其中进一步包含一个位元线 及一个存取电晶体。该存取电晶体耦合在该位元 线及该记忆体电晶体之一节点间。17.如申请专利 范围第13项之半导体记忆体元件,进一步包含一程 规划线、一穿透电容器、及一第二电晶体,该第二 电晶体耦合在该程式规划线及该穿透电容器之一 节点间,该穿透电容器的另一节点系耦合至该浮接 闸极。18.如申请专利范围第17项之半导体记忆体 元件,其中该第二电晶体包括一个空乏型电晶体。 19.如申请专利范围第13项之半导体记忆体元件,其 中该第一空乏型电晶体及该记忆体电晶体为一记 忆体晶格之部份,该半导体元件进一步包含多数记 忆体区块,每个记忆体区块包括多数个记忆体晶格 。20.如申请专利范围第19项之半导体记忆体元件, 进一步包含多数导线,每个导线与一记忆体区块相 联结。21.一种记忆体元件,其系包含: 多数个记忆体晶格及位元线,每个记忆体晶格包括 : 一个程式规划线; 一个具有浮接闸极之记忆体电晶体; 一个具有一与该浮接闸极相耦合的第一节点之穿 透电容器; 一个耦合在该程式规划线及该穿透电容器的另一 节点间之空乏型电晶体;及 一个耦合至该记忆体电晶体及一位元线之存取电 晶体。22.如申请专利范围第21项之记忆体元件,其 中该空乏型电晶体包括一个空乏型金属氧化物矽 场效电晶体。23.如申请专利范围第21项之记忆体 元件,进一步包含一个具有一预定数目之记忆体晶 格的记忆体区块,每个记忆体区块包括一个与该记 忆体区块内之每个记忆体晶格耦合之清除线。24. 如申请专利范围第23项之记忆体元件,其中每个记 忆体区块包括一个耦合在该清除线及该记忆体区 块内的该等记忆体晶格间之第二空乏型电晶体。 25.如申请专利范围第21项之记忆体元件,其中每个 记忆体晶格系由一种单一多晶矽结构形成。26.一 种半导体元件,其包含: 一个空乏型电晶体; 一个耦合至该空乏型电晶体之导线; 一个记忆体电晶体,其具有一个与该导线及由一第 一层所形成的一浮接闸极电气耦合之第一掺杂区; 及 一个耦合电容器,其具有一个与该导线电气耦合之 第一电极、一由该第一层所形成的第二电极、及 一由一绝缘层所形成的介电质。27.如申请专利范 围第26项之半导体元件,其系包含多数记忆体晶格, 各记忆体晶格包括一个记忆体晶体及一个耦合电 容器。28.如申请专利范围第26项之半导体元件,其 中各记忆体晶格包括一个单一多晶矽结构。29.如 申请专利范围第26项之半导体元件,进一步包含一 个字组线及一个由该字组线所控制且与该记忆体 耦合之存取电晶体,该字组线是由一个传导层所形 成。30.如申请专利范围第29项之半导体元件,其中 该第一层及传导层两者均由相同等级之传导材料 所形成。31.如申请专利范围第30项之半导体元件, 其中访传导材料包括多晶矽。32.如申请专利范围 第26项之半导体元件,其中该浮接闸极具有一闸极 电容,其可在该导线上发生一电压迁移作用时,提 供一自我昇压之效应。33.一种半导体元件,其系包 含: 一个导线; 一个具有一第一掺杂区及一第二掺区之空乏型电 晶体,该第一掺杂区被电气耦合至该导线; 一个记忆体电晶体,具有一个由一含有多晶矽的第 一层所形成之浮接闸极及一个电气耦合至该第二 掺杂区之第三掺杂区;及 一个耦合电容器,具有一由该第三掺杂区所形成之 第一电极、一由该第一层所形成之第二电极、及 一由一绝缘层所形成之介电质。34.一种记忆体元 件,其系包含: 一组记忆体晶格区块,其每个晶格包括一个具有一 源极之记忆体电晶体; 一个形成该区块内每个记忆体电晶体的源极之第 一掺杂区;及 一个在该第一掺杂区上之传导层,该第一掺杂区及 该传导层形成一耦合电容器之极板。35.如申请专 利范围第34项之记忆体元件,其中该传导层包括多 晶矽。36.如申请专利范围第34项之记忆体元件,进 一步包含多数个在该第一掺杂区上之传导层,每个 传导层与一对应的记忆体晶格相联结。37.如申请 专利范围第34项之记忆体元件,进一步包含一个第 二掺杂区,该传导层亦被形成在该第二掺杂区上, 该第二掺杂区及该传导层形成一穿透电容器之极 板。38.如申请专利范围第37项之记忆体元件,其中 每个记忆体电晶体具有一浮接闸极,该传导层形成 该浮接闸极。39.如申请专利范围第37项之记忆体 元件,其中每个记忆体晶格包括一具有一由该第二 掺杂区所形成的源极之程式规划电晶体。40.如申 请专利范围第39项之记忆体元件,其中该程式规划 电晶体包括一个空乏型电晶体。41.如申请专利范 围第34项之记忆体元件,其中每个记忆体电晶体具 有一浮接闸极,该传导层形成该浮接闸极。42.如申 请专利范围第34项之记忆体元件,进一步包含一具 有一源极之清除电晶体,该源极是由该第一掺杂区 所形成。43.如申请专利范围第42项之记忆体元件, 其中该清除电晶体包括一个空乏型电晶体。44.一 种制作记忆体元件之方法,其系包含: 形成一组记忆体晶各区块,每个记忆体晶格包括一 具有一源极之记忆体电晶体; 形成一个构成该区块内每个记忆体电晶体的源极 之掺杂区;及 设置一个传导层在该掺杂区上,该传导层及该掺杂 区形成一耦合电容器之极板。图式简单说明: 第一图系本发明一实施列内之一以电气方式清除 可程式规划唯读记忆体(EEPROM)中诸组件之简图; 第二图系一依第一图之EEPROM中之一实施例所制记 忆体阵列的部份示意图; 第三图系第一图之EEPROM中彼等清除和程式规划之 运作中的信号时序图; 第四图系一依第一图之EEPROM中之一实施例所制记 忆体晶格的布置上示图; 第五图、第六图、和第七图系第四图内之一记忆 体晶格内,其EEPROM之不同部分的横截面图; 第八图系一依据本发明所制EEPROM阵列之部份示意 图; 第九图第八图之EEPROM阵列中,依据另一实施例所制 记忆体晶格之布置上示图;而 第十图A和第十图B则系一传统式EEPROM阵列中之结 构简图。 |
