| 主权项 |
1.一种可耐受高电压(high voltage)之输出入缓冲器( input/output buffer),包含有: 一接合垫,耦合至一设于一高电源线以及一低电源 线之间的电源线间保护电路; 一驱动PMOS,具有一浮动基极、一耦合至该高电源 线之源极以及一耦合至该接合之汲极; 一缓冲NMOS,具有一耦合至该高电源线之闸极、以 及一耦合至该接合垫之汲极;以及 一驱动NMOS,具有一耦合至该缓冲NMOS之源极的汲极 、以及一耦合至该低电源线之源极; 其中,当一相对于该低电源线之正静电放电事件发 生于该接合垫时,该电源线间保护电路会被触发以 降低该高电源线之电压,并透过该高电源线,关闭 该缓冲NMOS。2.如申请专利范围第1项之输出入缓冲 器,其中,该电源线间保护电路包含有: 一突波侦测器,连接于该接合垫与该第二电源线之 间;以及 一电源线间开关,连接于该第一电源线与该第二电 源线之间; 其中,当该突波侦测器侦测到该接合垫有正静电放 电事件发生时,该突波侦测器会触发该电源间开关 ,以使该第一电源线与该第二电源线近乎短路。3. 如申请专利范围第2项之输出入缓冲器,其中,该突 波侦测器包含有串接之一电容与一电阻。4.如申 请专利范围第3项之输出入缓冲器,其中,该电容系 以一反向之二极体所构成。5.如申请专利范围第2 项之输出入缓冲器,其中,该电源线间开关系以一 NMOS所构成,该NMOS之汲极与源极分别耦合至该第一 电源线与该第二电源线,该NMOS之闸极受控于该突 波侦测器。6.如申请专利范围第1项之输出入缓冲 器,其中,该驱动PMOS为一包含有复数指状闸之PMOS。 7.如申请专利范围第6项之输出入缓冲器,其中,至 少一该驱动PMOS之指状闸耦合至该第一电源线,其 余之该驱动PMOS之指状闸耦合至一前级驱动器。8. 如申请专利范围第1项之输出入缓冲器,其中,该驱 动NMOS为一包含有复数指状闸之NMOS。9.如申请专利 范围第8项之输出入缓冲器,其中,至少一该驱动NMOS 之指状闸耦合至该第二电源线,其余之该驱动NMOS 之指状闸耦合至一前级驱动器。10.如申请专利范 围第1项之输出入缓冲器,其中,该驱动PMOS之闸极系 耦合至该第一电源线。11.如申请专利范围第1项之 输出入缓冲器,其中,该驱动PMOS之闸极系耦合至一 前级驱动器。12.如申请专利范围第1项之输出入缓 冲器,其中,该驱动NMOS之闸极系耦合至该第二电源 线。13.如申请专利范围第1项之输出入缓冲器,其 中,该驱动NMOS之闸极系耦合至该一前级驱动器。 图式简单说明: 第一图为一种习知的高电压耐受I/O缓冲器的电路 示意图; 第二图为ESD电流流经N1与N3的示意图; 第三图为本发明之高电压耐受I/O缓冲器的电路示 意图;以及 第四图为本发明之I/O缓冲器遭遇一相对于电源线 VSS为正电压之ESD事件时的放电路径示意图。 |
