| 主权项 |
1.一种用于稳定化透过积体电路的信号路径延迟之系统,其中该信号路径系由第一电晶体所形成,其中该延迟系取决于由该积体电路(IC)之温度及由一施加于该IC之电源供应信号大小所依序影响之该等第一电晶体的信号传播速度,该种系统包括:一用于产生一周期性第一参考信号之振荡器,该振荡器包括闸机构与延迟机构,该闸机构具有一输入及一输出,该延迟机构用于连接该输入至该输出;一用于延迟该第一参考信号之延迟电路,以产生一周期性第二参考信号;及用于接收该第一及第二参考信号与用于控制该电源供应信号大小之控制器机构,以便在该第一及第二参考信号间维持一固定相位差。2.根据申请专利范围第1项之系统,其中该闸机构是在该IC内。3.根据申请专利范围第2项之系统,其中该延迟机构是在该IC外。4.根据申请专利范围第3项之系统,其中该延迟机构是一被动式延迟线路。5.根据申请专利范围第1项之系统,其中该延迟机构是在该IC外。6.根据申请专利范围第5项之系统,其中该延迟机构是一被动式延迟线路。7.根据申请专利范围第1项之系统,其中由该延迟机所提供之一延迟系实质上无关于该IC温度及该电源供应之大小。8.根据申请专利范围第7项之系统,其中由该延迟机构所提供之一延迟系实质上较大于透过该闸机构之一信号路径延迟。9.根据申请专利范围第7项之系统,其中透过该延迟电路之一信号路径是由复数个第二电晶体所形成,其中在该第一及第二参考信号间之一相位差系该施加于该IC之电源供应信号大小的函数。10.根据申请专利范围第9项之系统,进一步包含调整机构,用于选择性地调整在透过该延迟电路之信号路径中该第二电晶体的数目。11.根据申请专利范围第10项之系统,其中该调整机构包含用于接收及储存输入资料之机构,以控制在透过该延迟电路之信号路径中所包含第二电晶体的数目。12.根据申请专利范围第1项之系统,其中该IC是一可程式化逻辑元件(PLD),其包含复数个逻辑方块,由该第一电晶体形成且彼此互连,以由输入程式化信号所控制之方式而形成该信号路径及该延迟电路。13.根据申请专利范围第1项之系统,其中该IC是一场可程式化闸阵列(FPGA),其包含复数个逻辑方块,其包含该等第一电晶体且彼此互连,以由输入资料所控制之方式形成该信号路径及该延迟电路。14.根据申请专利范围第1项之系统,其中该控制器机构包括一延迟锁定回路控制器。15.根据申请专利范围第1项之系统,其中该第一及第二参考信号具有一50%的工作周期。16.一种用于稳定化透过积体电路的信号路径延迟之系统,其中该信号路径系由第一电晶体所形成,其中该延迟系取决于由施加于该积体电路(IC)之电源供应信号大小所依序影响之该第一电晶体的信号传播速度,该种系统包括;一用于产生一周期性第一参考信号之第一环振荡器,其中该第一参考信号之周期系实质上无关于该IC温度及该电源供应信号大小;一架构在该IC上以产生一周期性第二参考信号之第二环振荡器,其中该第二参考信号之周期是该IC温度及该电源供应信号大小的函数;及用于接收该第一及第二参考信号与用于控制该电源供应信号大小之控制器机构,以便在该第一及第二参考信号间维持一固定相位差。17.根据申请专利范围第16项之系统,其中该第一环振荡器包括闸机构与延迟机构,该闸机构具有一输入及一输出,该延迟机构系在该IC外且用以连接该输入至该输出。18.根据申请专利范围第17项之系统,其中该延迟机构是一被动式延迟线路。19.根据申请专利范围第17项之系统,其中该闸机构是在该IC内。20.根据申请专利范围第17项之系统,其中该第二环振荡器系由复数个第二电晶体所形成,其中该第二参考信号之周期是施加于该IC之电源供应信号大小与形成该环振荡器之第二电晶体数目的函数。21.根据申请专利范围第20项之系统,进一步包括用于选择性地调整形成该环振荡器之该第二电晶体数目之机构。22.根据申请专利范围第16项之系统,其中该IC是一可程式化逻辑元件(PLD),其包含复数个逻辑方块,由该第一电晶体形成且彼此互连,以由输入信号所控制之方式形成该信号路径及该第二环振荡器。23.根据申请专利范围第16项之系统,其中该IC是一场可程式化闸阵列(FPGA),其包含复数个逻辑方块,由该第一电晶体形成且彼此互连,以由输入资料所控制之方式形成该信号路径及该第二环振荡器。图式简单说明:第一图以方块图形式显示根据本发明一用于一积体电路之延迟稳定化系统;第二图以更详细之方块图形式显示一第一图之可程式化延迟电路之合适架构;及第三图显示根据本发明另一实施例之一延迟稳定化系统。 |
