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In einem DRAM (1) wählt ein erster Selektor (34) ein Bit von Daten von vier Bits von Daten aus, die von einem Speicherabschnitt (33) gelesen werden, und liefert die Daten (DO) an einen Datenausgabepuffer (41). Der Datenausgabepuffer (41) wird durch ein Ausgabefreigabesignal (ZOE') gesteuert, das von einem Bestimmungssignal (JDO) und dergleichen erzeugt wird, liefert an einen Dateneingabe/Ausgabeanschluß (T0) die Daten (DO) von dem ersten Selektor (34), wenn die vier Bits von Daten alle zusammenpassen, und verursacht, daß der Dateneingabe/Ausgabeanschluß (T0) in den Hochimpedanzzustand eintritt, wenn kein Zusammenpassen auftritt. Da ein zweiter Selektor (40) zum Auswählen entweder einer von Lesedaten (DO) oder eines Bestimmungssignals (JDO) nicht länger erforderlich ist, kann die Verzögerung von Lesedaten (DO), die durch den zweiten Selektor (40) verursacht wird, eliminiert werden, so daß eine höhere Zugriffsgeschwindigkeit erreicht werden kann.
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