| 主权项 |
1.一种半导体记忆装置,设有一预防错误写入电路,该预防错误写入电路包含:一对N型电晶体,设于一对位元线之间;复数个二极体,每一个二极体连接至每一颗电晶体;以及一颗驱动用之P型电晶体,连接至每一个二极体;并且其中,该预防错误写入电路以交叉之形式设于该成对之位元线间,故当将资料写入记忆单元时,可根据该记忆单元之电位对相邻之位元线进行充电。2.一种半导体记忆装置,包含:一个预防错误写入电路,用以对位元线进行充电,并防止因相邻位元线间线路电容之影响而使资料误写入其他记忆单元的情形之发生,当使用该预防错误写入电路时,其可根据相邻位元线之电位以决定该位元线之充电动作是否进行,且其包含一对位于位元线间的N型电晶体、连接至N型电晶体的二极体、以及一颗驱动用P型电晶体。3.如申请专利范围第1项之半导体记忆装置,其中,当该记忆单元欲写入资料之一侧的位元线之电位由高电位变成低电位时,另一记忆单元无欲写入资料且原先具有低电位之一侧的位元线将予以略微充电。4.如申请专利范围第1项之半导体记忆装置,其中,该复数条位元线具有相同之地址与不同的I/O埠,且该预防错误写入电路仅设于列位址有改变的位元线上。5.如申请专利范围第1项之半导体记忆装置,其中,该记忆单元由四颗电晶体所组成。6.如申请专利范围第5项之半导体记忆装置,其中,使用以该记忆单元排列组合成的记忆单元阵列,将该装置整合入一颗SRAM中。7.如申请专利范围第2项之半导体记忆装置,其中,当该记忆单元欲写入资料之一侧的位元线之电位由高电位变成低电位时,另一记忆单元无欲写入资料且原先具有低电位之一侧的位元线将予以略微充电。8.如申请专利范围第1项之半导体记忆装置,其中,该复数条位元线具有相同之地址与不同的I/O埠,且该预防错误写入电路仅设于列位址有改变的位元线上。9.如申请专利范围第2项之半导体记忆装置,其中,该记忆单元由四颗电晶体所组成。10.如申请专利范围第9项之半导体记忆装置,其中,使用以该记忆单元排列组合成的记忆单元阵列,将该装置整合入一颗SRAM中。图式简单说明:第一图是一个电路方块图用以说明一个根据本发明之较佳实施例的半导体记忆装置SRAM的架构;第二图是一个根据本发明的第一个实施例之记忆单元阵列的电路方块图;第三图为一时序图用以说明第一个实施例之操作;第四图是一个根据本发明的第二个实施例之记忆单元阵列的电路方块图;第五图为说明第一个先前技术之SRAM的电路方块图;第六图为电路方块图用以显示该第一个先前技术之SRAM的记忆单元阵列;第七图为一时序图用以说明该第一个先前技术之SRAM的操作;第八图为电路方块图用以显示第二个先前技术之SRAM的记忆单元阵列;第九图为一时序图用以说明该第二个先前技术之SRAM的操作;第十图为说明第三个先前技术之SRAM的电路方块图;第十一图为电路方块图用以显示第三个先前技术之SRAM的记忆单元阵列;第十二图为一电路图用以显示传统之单击发脉冲产生电路;第十三图一时序图用以说明该第三个先前技术之SRAM的操作;第十四图为一电路图用以显示传统之通用型SRAM;以及第十五图为一用以说明线路电容之解说图。 |
