| 主权项 |
1.一种输出缓冲电路,其具有CMOS所构成之输出装置 ,其特征在于:包括一修正装置,其配置于上述输出 缓冲电路之输入端以及上述输出装置之间,用以在 输出至上述输出装置之信号从相对较低之第一电 位位准上昇至相对较高之第二电位位准时,暂时性 降低上述信号,并且在上述信号从相对较高之第二 电位位准下降至相对较低之第一电位位准时,暂时 性提升上述信号。2.一种输出缓冲电路,其具有CMOS 所构成之输出装置,其特征在于:包括一修正装置, 其配置于上述输出缓冲电路之输入端以及上述输 出装置之间,在上述输出装置所输出之信号从相对 较低之第一电位位准上昇至相对较高之第二电位 位准时,暂时性提供反偏压,抑制上述输出缓冲电 路之输出信号的上昇,并且在上述输出装置所输出 之信号从相对较高之第二电位位准下降至相对较 低之第一电位位准时,暂时性提供反偏压,抑制上 述输出缓冲电路之输出信号的下降。3.如申请专 利范围第1或2项所述之输出缓冲电路,其中上述修 正装置具有一第一调整装置,用以暂时性调整输出 至上述输出装置之信号的下降或上昇时序,或是调 整用以抑制上述输出缓冲电路的输出信号之上昇 或下降的时序。4.一种输出缓冲电路,其具有CMOS所 构成之输出装置,其特征在于:包括一修正装置,其 利用对应于上述输出装置之输出信号的上昇或下 降之时序,暂时性地提升或降低输出到上述输出装 置之信号。5.如申请专利范围第1或2或4项所述之 输出缓冲电路,其中上述修正装置具有一第二调整 装置,用以暂时性地调整输出至上述输出装置之信 号的下降时间或上昇时间长度,或是用来调整抑制 上述输出缓冲电路之输出信号的上昇或下降时间 长度。图式简单说明: 第一图表示本发明第一实施例中输出缓冲电路概 略结构的电路图。 第二图表示在第一图中,第一实施例的选择器电路 结构的电路图。 第三图表示在第一图中,第一实施例的延迟电路结 构的电路图。 第四图表示第一实施例中输出缓冲电路动作的时 序图。 第五图表示本发明第二实施例中输出缓冲电路概 略结构的电路图。 第六图表示在第五图中,第二实施例的选择器控制 电路概略结构的电路图。 第七图表示在第五图、第六图中,第二实施例的选 择器电路结构的电路图。 第八图表示在第六图中,第二实施例中具有SET之DF/ F结构的电路图。 第九图表示在第六图中,第二实施例中具有SET/RESET 之DF/F结构的电路图。 第十图表示第二实施例中输出缓冲电路动作的时 序图。 第十一图表示本发明第三实施例中输出缓冲电路 概略结构的电路图。 第十二图表示在第十一图中,第三实施例中选择器 电路结构的电路图。 第十三图表示第三实施例中输出缓冲电路动作的 时序图。 第十四图表示习知技术中输出缓冲电路概略结构 的电路图。 第十五图表示习知技术中输出缓冲电路动作的时 序图。 第十六图表示习知技术中输出缓冲电路之概略等 效电路的电路图。 |
