| 主权项 |
1.一种半导体积体电路之电容器的制造方法,包括下列步骤:提供一基底,其中该基底有一顶盖层在顶端之复数个导体结构;形成一第一介电层在该基底与该些导体结构上;定义该第一介电层,形成一第一开口在该些导体结构间,其中该开口暴露该些导体结构间之部分该基底与该些导体结构之一侧表面;填入一导体插塞在该第一开口;形成一第二介电层在该第一介电层与该导体插塞上;定义该第二介电层形成一第二开口,暴露出该导体插塞;填入一导体棒在该第二介电层上之该第二开口;去除该第二介电层,暴露出该导体棒之一侧壁;形成一介电间隙壁在该导体棒之该侧壁;形成一导体间隙壁在该介电间隙壁上,其中该导体间隙壁与该导体插塞电性接触;去除该介电间隙壁;形成一共形电容器介电层在该基底;以及形成一导体层在该基底,当作一电容器电极。2.如申请专利范围第1项所述之半导体积体电路之电容器的制造方法,其中形成该第一介电层之该步骤包括形成一两层结构,包括形成一第三介电层在该些导体结构周围,且形成一第四介电层在该第三介电层与该些导体结构之该顶盖层上。3.如申请专利范围第2项所述之半导体积体电路之电容器的制造方法,其中该第三介电层包括二氧化矽,而该第四介电层包括氮化矽。4.如申请专利范围第2项所述之半导体积体电路之电容器的制造方法,其中该第三介电层之厚度约为3000埃至8000埃。5.如申请专利范围第2项所述之半导体积体电路之电容器的制造方法,其中该第四介电层之厚度约为500埃至2000埃。6.如申请专利范围第1项所述之半导体积体电路之电容器的制造方法,在定义该第一介电层形成该第一开口之该步骤中,其中该第一开口暴露部分该些导体结构之一顶端表面。7.如申请专利范围第1项所述之半导体积体电路之电容器的制造方法,其中该些导体结构包括一多晶矽线。8.如申请专利范围第1项所述之半导体积体电路之电容器的制造方法,其中该些导体结构包括一闸极电极。9.如申请专利范围第1项所述之半导体积体电路之电容器的制造方法,其中在形成该第一介电层之该步骤之前,又包括形成一掺杂区在该些导体结构间之该基底中。10.如申请专利范围第1项所述之半导体积体电路之电容器的制造方法,其中该介电间隙壁包括二氧化矽,此时该第一介电层之上部分包括氮化矽。11.如申请专利范围第1项所述之半导体积体电路之电容器的制造方法,其中在形成该第二介电层之该步骤,该第二介电层包括氮化矽。12.如申请专利范围第1项所述之半导体积体电路之电容器的制造方法,其中该第二介电层之厚度约为4000埃至10000埃。13.如申请专利范围第1项所述之半导体积体电路之电容器的制造方法,其中形成该导体棒在该第二开口之该步骤包括:沈积一导体材质层在该第二介电层上,其中该第二开口之宽度可使该导体材质层完全填满该第二开口;以及进行一化学机械研磨法研磨该导体材质层,并以该第二介电层为一研磨中止层。14.如申请专利范围第1项所述之半导体积体电路之电容器的制造方法,其中在该导体棒侧壁形成该介电间隙壁之该步骤包括:形成一介电材质层在该基底上;以及进行一回蚀刻制程去除该介电材质层,其中该介电材质层之一保留部分形成该介电间隙壁。15.如申请专利范围第1项所述之半导体积体电路之电容器的制造方法,其中在该介电间隙壁形成该导体间隙壁之该步骤包括:形成一导体材质层在该基底上;以及进行一回蚀刻制程去除该导体材质层,其中该导体材质层之一保留部分形成该介电间隙壁上之该导体间隙壁。16.如申请专利范围第1项所述之半导体积体电路之电容器的制造方法,其中形成该共形电容器介电层在该基底之该步骤之前,更包括形成一半球形晶粒导体层在该导体间隙壁与该导体棒之该侧壁。17.如申请专利范围第16项所述之半导体积体电路之电容器的制造方法,其中该半球形晶粒导体层包括一半球形晶粒矽层。18.如申请专利范围第16项所述之半导体积体电路之电容器的制造方法,其中形成该半球形晶粒导体层之该步骤包括:形成一共形半球形晶粒导体层在该基底上;形成一牺牲介电间隙壁在该导体间隙壁与该导体棒侧壁;以该牺牲介电间隙壁为一罩幕,进行一回蚀刻制程去除部分该半球形晶粒导体层;以及去除该牺牲介电间隙壁。图式简单说明:第一图A至第一图E是依照本发明一较佳实施例之记忆体元件之电容器制造流程剖面图。 |
