| 主权项 |
1.一种在一半导体基底上形成一快闪记忆体元件的方法,至少包括:于该半导体基底上方,定义至少两个第一导体结构;沈积一第一绝缘层于该半导体表面,以覆盖该至少两个第一导体结构,该第一绝缘层包含第一绝缘质;沈积一第二导体层于该第一绝缘层上;定义并蚀刻该第二导体层,以形成一第二导体结构,该第二导体结构覆盖部分之各两相邻之该第一导体结构;形成一第二绝缘层于该第二导体结构上,其中该第二导体层包含该第一绝缘质;以该两相邻第一导体结构和该第二导体结构为遮罩,于该半导体基底内,形成两第一接合区;于该第二绝缘层上,形成多个介电间隙壁于该第二导体结构之侧壁,其中该介电间隙壁包含第二绝缘质;定义并自行对准蚀刻该第二导体结构,以形成两个分开的导体结构;以及以该两分开的导体结构和该两相邻的第一导体结构为遮罩,于该半导体基底内该两第一接合区间,形成一第二接合区。2.如申请专利范围第1项之方法,其中上述之至少两第一导体结构包含拣选闸极(select gates)。3.如申请专利范围第2项之方法,其中上述之每一拣选闸极包含一闸氧化层和一第一导体层。4.如申请专利范围第1项之方法,其中上述之至少两第一导体结构包含悬浮闸极(floating gates)。5.如申请专利范围第1项之方法,其中上述之至少两第一导体结构包含掺杂多晶矽。6.如申请专利范围第1项之方法,其中上述之第一绝缘质包含氧化物。7.如申请专利范围第1项之方法,其中上述之第二绝缘质包含氮化物。8.如申请专利范围第1项之方法,其中上述之第二绝缘层系以化学气相沈积法形成。9.如申请专利范围第1项之方法,其中上述之第二绝缘层系以热氧化法形成。10.如申请专利范围第1项之方法,更包含形成一第三绝缘层于该第二导体结构和该介电间隙壁的上方,以利该分开的导体结构的定义。11.如申请专利范围第10项之方法,其中上述之第三绝缘层包含该第一绝缘质。12.如申请专利范围第10项之方法,其中上述之第三绝缘层包含氧化物。13.如申请专利范围第1项之方法,其中上述之分开的导体结构包含悬浮闸极(floatinggates)。14.如申请专利范围第1项之方法,其中上述之分开的导体结构包含掺杂多晶矽。15.如申请专利范围第1项之方法,其中上述之用以形成该分开的导体结构之蚀刻程序包含对该第一绝缘质和该第二绝缘质的选择性蚀刻。16.如申请专利范围第1项之方法,其中上述之两第一接合区系以离子植入法形成。17.如申请专利范围第1项之方法,其中上述之第二接合区系以离子植入法形成。18.一种形成一快闪记忆体元件的方法,至少包括:于一半导体基底上方,定义两个拣选闸极(selectgates),其中每一该拣选闸极包含一闸氧化层和一第一导体层;沈积一层间介电层于该半导体表面,以隔离该检选闸极;沈积一第二导体层于该层间介电层上;定义并蚀刻该第二导体层,以形成一导体结构,该导体结构覆盖部分之各该两拣选闸极;形成一缓冲介电层于该导体结构上,其中该缓冲介电层包含与该层间介电层相同的绝缘质;以该拣选闸极和该导体结构为遮罩,于该半导体基底内,形成两第一接合区;于该缓冲介电层上,沈积一间隙壁介电层,该间隙壁介电层包含与该缓冲介电层不同的绝缘质;乾蚀该间隙壁介电层,以形成多个介电间隙壁于该导体结构之侧壁;沈积一辅助介电层于该半导体基底上方,该辅助介电层包含与该介电间隙壁不同的绝缘质;定义并自行对准蚀刻该辅助介电层、该缓冲介电层、和该导体结构,以形成两个悬浮闸极(floatinggates);以及以该两悬浮闸极和该拣选闸极为遮罩,于该半导体基底内该两第一接合区间,形成一第二接合区。19.如申请专利范围第18项之方法,更包含形成至少一控制闸极于该悬浮闸极的上方。20.如申请专利范围第18项之方法,其中上述之第一导体层包含掺杂多晶矽。21.如申请专利范围第18项之方法,其中上述之第二导体层包含掺杂多晶矽。22.如申请专利范围第18项之方法,其中上述之层间介电层包含氧化物。23.如申请专利范围第18项之方法,其中上述之介电间隙壁包含氮化物。24.如申请专利范围第18项之方法,其中上述之间隙壁介电层之沈积厚度约介于2000至3000埃之间。25.如申请专利范围第18项之方法,其中上述之辅助介电层包含氧化物。26.如申请专利范围第18项之方法,其中上述之缓冲介电层系以化学气相沈积法形成。27.如申请专利范围第18项之方法,其中上述之缓冲介电层系以热氧化法形成。28.如申请专利范围第18项之方法,其中上述之两第一接合区系以离子植入法形成。29.如申请专利范围第18项之方法,其中上述之第二接合区系以离子植入法形成。图式简单说明:第一图以剖面显示使用三层多晶矽制作成之快闪记忆晶胞。第二图A至第二图B以剖面显示传统制作快闪记忆晶胞之部分流程。第三图A至第三图F以剖面显示根据本发明实施例制作快闪记忆晶胞之主要流程。 |
