具有低电源操作模式之高频宽动态随机存取记忆体

摘要

一种备有两个将动态随机存取记忆体(DRAM)连接至一处理器之分离汇流排网路的高频宽动态随机存取记忆体(DRAM)。一汇流排网路系一高速(例如500MHZ)8:1或者16:1之多工输入／输出(I/O)汇流排，而第二者系一较低速(例如64位元)之汇流排。该高速汇流排系用于例如需要快速存取动态随机存取记忆体(DRAM)记忆体阵列中大量位元之图形加强应用。此必然造成较高之电源需求。由于并非所有应用均需于动态随机存取记忆体(DRAM)与处理器间传送如此大量之资料，所以提供较低速之汇流排给像是文字处理器，试算表之类这些需求较少之应用程式中。较低速之汇流排作业上需要较少电源运作，因而形成可于其他事务中有助于延长电池寿命之省电模式。

主权项

1.一种用以于一动态随机存取记忆体(DRAM)与一处 理器间传送资料之记忆体滙流排系统,包含: 一第一高速滙流排,连接至一动态随机存取记忆体 (DRAM); 一第二较低速之滙流排,连接至该动态随机存取记 忆体(DRAM),该第二滙流排相较于第一滙流排需要较 少之运作电源;以及 一连接至处理器之切换电路,用以交替地根据执行 于该处理器之一应用的电源需求与记忆体需求之 一,将处理器连接至第一滙流排与第二滙流排之一 。2.如申请专利范围第1项之用以于一动态随机存 取记忆体(DRAM)(DRAM)与一处理器间传送资料的记忆 体滙流排系统,其中第一滙流排包含一8位元多工 滙流排,且第二滙流排包含一64位元滙流排。3.如 申请专利范围第1项之用以于一动态随机存取记忆 体(DRAM)(DRAM)与一处理器间传送资料的记忆体滙流 排系统,进一步其中该切换电路包含一晶片组将该 处理器连接至第一与第二滙流排。4.一种具有一 低电源模式用以于一动态随机存取记忆体(DRAM)与 一处理器间传送资料之记忆体系统,包含: 衆多由一内部滙流排所连接之可定址记忆体装置; 一连接至该内部滙流排之高速资料输入/输出埠; 一连接至该内部滙流排之较低速之资料输入/输出 埠, 其中于一高速模式中,全部之该衆多可定址记忆体 装置于该内部滙流排上将资料传送至该高速资料 输入/输出埠,以及 于一低电源模式,少于全部之该衆多可定址记忆体 装置于该内部滙流排上将资料传送至该较低速之 资料输入/输出埠。5.如申请专利范围第4项之双模 式记忆体系统,进一步包含: 第一高速滙流排,连接至该高速之资料输入/输出 埠; 第二较低速之滙流排,连接至该较低速之输入/输 出埠;以及 切换电路,连接至处理器,用以交替地将该处理器 连接至用于一高速模式资料传送的第一滙流排与 用于一低电源模资料传送的第二滙流排之一。6. 如申请专利范围第5项之双模式记忆体系统,其中 第一滙流排包含一8位元多工滙流排,且第二滙流 排包含64位元。7.如申请专利范围第5项之双模式 记忆体系统,其中该切换电路包含一晶片组,将处 理器连接至第一与第二滙流排。8.如申请专利范 围第7项之双模式记忆体系统,其中第一滙流排与 第二滙流排系同时间用于该低电源模式。图式简 单说明: 第一图为一相关技艺之高速动态随机存取记忆体( DRAM)的电路图。 第二图为一根据本发明第一具体实施例,交替将处 理器连接一具有一高速滙流排或者一低电源滙流 排记忆体之记忆体系统的区块图; 第三图为一根据本发明第二具体实施例之具有一 低电源操作模式的同步动态随机存取记忆体(SDRAM) 之电路图;以及 第四图为一根据本发明之具有一低电源操作模式 的高频宽动态随机存取记忆体(DRAM)。