| 摘要 |
<p>Dans cette invention, des circuits PLL symétriques couplés transversalement et exécutant une pseudo-synchronisation entre deux signaux d'horloge indépendants, sont particulièrement utilisés dans des applications insensibles aux défaillances. Des oscillateurs indépendants fournissent des signaux d'entrée à chacun des circuits PLL. Les circuits PLL comprennent un circuits de division qui produit des signaux de sortie à certains sous-multiples des signaux d'horloge d'entrée. La relation de phase entre les signaux d'horloge de sortie des circuits PLL couplés transversalement est surveillée par des circuits de détecteur de phase. Si la phase d'un signal d'horloge de sortie est déterminée comme étant avancée par rapport à l'autre signal d'horloge de sortie, la phase de ce signal d'horloge de sortie est retardée par l'augmentation temporaire du rapport de division du circuit PLL produisant le signal à phase avancée.</p> |
