| 主权项 |
1.一种锁相回路,包括: 一相位比较器,其比较将一参考时脉信号除频所得 之一第一除频信号之相位与一第二除频信号之相 位,并回应于比较结果而输出一信号; 一低通滤波器,其根据该相位比较器之该输出信号 而输出一电压; 一电压控制振荡器,输出一信号,其频率系根据该 低通滤波器之输出电压而得;以及 一除频电路,其回应于一重设信号而输出该第二除 频信号之一第一电位,该重设信号之产生系根据该 第一除频信号与该电压控制振荡器之该输出信号, 且在输入该重设信号后,当该电压控制振荡器之该 输出信号之脉冲数量达一既定数量时,其输出该第 二除频信号之一第二电位。2.一种锁相回路,包括: 一第一相位比较器,其比较将一参考时脉信号除频 所得之一第一除频信号之相位与一第二除频信号 之相位,并回应于比较结果而输出一信号; 一第二相位比较器,其比较该第一除频信号之一反 相信号之相位以及一第三除频信号之相位,并回应 于比较结果而输出一信号; 一低通滤波器,其根据该第一相位比较器与该第二 相位比较器之输出信号而输出一电压; 一电压控制振荡器,其输出一信号,其频率系根据 该氏通滤波器之输出电压而得; 一第一除频电路,其回应于一第一重设信号而输出 该第二除频信号之一第一电位,该第一重设信号之 产生系根据该第一除频信号与该电压控制振荡器 之该输出信号,且在输入该第一重设信号后,当该 电压控制振荡器之该输出信号之脉冲数量达一既 定数量时,其输出该第二除频信号之一第二电位; 以及 一第一除频电路,其回应于一第二重设信号而输出 该第三除频信号之一第一电位,该第二重设信号之 产生系根据该第一除频信号与该电压控制振荡器 之该输出信号,且在输入该第二重设信号后,当该 电压控制振荡器之该输出信号之脉冲数量达一既 定数量时,其输出该第三除频信号之一第二电位。 3.如申请专利范围第1项所述之锁相回路,更包括: 一锁相侦测电路,当该第一除频信号与该第二除频 信号间之相位差落于根据该第一除频信号与该第 二除频信号而得之一既定范围内时,其输出一锁相 侦测信号。4.如申请专利范围第3项所述之锁相回 路,其中该锁相侦测电路包括:一第一闩锁电路,一 第二闩锁电路,一第三闩锁电路,一第四闩锁电路, 以及一闸电路,以及 该第一闩锁电路系回应于该第一除频信号而储存 具既定电位之一电压,以及回应于该第二闩锁电路 之一输出信号而被重设;以及 该第二闩锁电路系回应于该电压振荡器之该输出 信号而储存该第一闩锁电路之一输出信号;以及 该第三闩锁电路系回应于该第二除频信号而储存 具既定电位之该电压,以及回应于该第四闩锁电路 之一输出信号而被重设;以及 该第四闩锁电路系回应于该电压振荡器之该输出 信号而储存该第三闩锁电路之一输出信号;以及 该闸电路系输出一信号,其为该第二闩锁电路之该 输出信号与该第三闩锁电路之该输出信号之及运 算结果。5.如申请专利范围第3项所述之锁相回路, 其中该锁相侦测电路包括:一第一延迟电路,一第 二延迟电路,一第一闸电路,一第二闸电路,以及一 第三闸电路,以及 该第一延迟电路系输出一信号,其延迟该第一除频 信号;以及 该第二延迟电路系输出一信号,其延迟该第二除频 信号;以及 该第一闸电路系输出一信号,其为该第一除频信号 之一反相信号与该第一延迟电路之该输出信号之 及运算结果;以及 该第二闸电路系输出一信号,其为该第二除频信号 之一反相信号与该第二延迟电路之该输出信号之 及运算结果;以及 该第三闸电路系输出一锁相侦测信号,其为该第一 闸电路之该输出信号与该第二闸电路之该输出信 号之及运算结果。6.如申请专利范围第3项所述之 锁相回路,其中该锁相侦测电路包括:一第一闩锁 电路,一第二闩锁电路,一第三闩锁电路,一第四闩 锁电路,一第五闩锁电路,一第六闩锁电路以及一 闸电路,以及 该第一闩锁电路系回应于该第一除频信号而储存 具既定电位之一电压,以及回应于该第二闩锁电路 之一输出信号而被重设;以及 该第二闩锁电路系回应于该电压振荡器之该输出 信号而储存该第一闩锁电路之一输出信号;以及 该第三闩锁电路系回应于该第二除频信号而储存 具既定电位之该电压,以及回应于该第四闩锁电路 之一输出信号而被重设;以及 该第四闩锁电路系回应于该电路振荡器之该输出 信号而储存该第三闩锁电路之一输出信号;以及 该第五闩锁电路系回应于该第二闩锁电路之该输 出信号而储存该第四闩锁电路之一输出信号;以及 该第六闩锁电路系回应于该第二闩锁电路之该输 出信号而储存该第四闩锁电之该输出信号;以及 该闸电路系输出一锁相侦测信号,其为该第五闩锁 电路之一输出信号与该第六闩锁电路之一输出信 号之或运算结果。7.如申请专利范围第3项所述之 锁相回路,其中该锁相侦测电路包括:一第一闩锁 电路,一第二闩锁电路,一第三闩锁电路,一第四闩 锁电路,一第五闩锁电路,一第六闩锁电路以及一 闸电路,以及 该第一闩锁电路系回应于该第一除频信号而储存 具既定电位之一电压,以及回应于该第二闩锁电路 之一输出信号而被重设;以及 该第二闩锁电路系回应于该电压振荡器之该输出 信号而储存该第一闩锁电路之一输出信号;以及 该第三闩锁电路系回应于该第二除频信号而储存 具既定电位之该电压,以及回应于该第四闩锁电路 之一输出信号而被重设;以及 该第四闩锁电路系回应于该电压振荡器之该输出 信号而储存该第三闩锁电路之输出信号;以及 该第五闩锁电路回应于该第四闩锁电路之该输出 信号而储存该第二闩锁电路之一输出信号;以及 该第六闩锁电路系回应于该第二闩锁电路之该输 出信号而储存该第四闩锁电路之该输出信号;以及 该闸电路系输出一锁相侦测信号,其为该第五闩锁 电路之一输出信号与该第六闩锁电路之一输出信 号之或运算结果。8.如申请专利范围第3项所述之 锁相回路,其中该锁相侦测电路包括:一第一延迟 电路,一第二延迟电路,一第一闸电路,一第二闸电 路,一第三闸电路,一第一闩锁电路以及一第二闩 锁电路,以及 该第一延迟电路系输出一信号,其延迟该第一除频 信号;以及 该第二延迟电路系输出一信号,其延迟该第二除频 信号;以及 该第一闸电路系输出一信号,其为该第一除频信号 之一反相信号与该第一延迟电路之该输出信号之 及运算结果;以及 该第二闸电路系输出一信号,其为该第二除频信号 之一反相信号与该第一延迟电路之该输出信号之 及运算结果;以及 该第三闸电路系输出一锁相侦测信号,其为该第一 闸电路之该输出信号与该第二闸电路之该输出信 号之及运算结果;以及 该第一闩锁电路系回应于该第一闸电路之该输出 信号而输出具既定电位之一信号,且其回应于该第 三闸电路之该输出信号而被重设;以及 该第二闩锁电路系回应于该第一闸电路之该输出 信号而储存该第一闩锁电路之该输出信号,且输出 一锁相侦测信号。9.如申请专利范围第3项所述之 锁相回路,其中该锁相侦测电路包括:一第一闩锁 电路,一第二闩锁电路,一第三闩锁电路,一第四闩 锁电路,一第五闩锁电路,一第六闩锁电路,一第七 闩锁电路,一第八闩锁电路,一第一多工器,一第一 多工器以及一闸电路,以及 该第一闩锁电路系回应于该第一除频信号而储存 具即定电位之一电压,以及回应于该第五闩锁电路 之一输出信号而被重设;以及 该第二闩锁电路系回应于该电压振荡器之该输出 信号而储存该第一闩锁电路之一输出信号;以及 该第三闩锁电路系回应于该第二除频信号而储存 具既定电位之该电压,以及回应于该第六闩锁电路 之一输出信号而被重设;以及 该第四闩锁电路系回应于该电压振荡器之该输出 信号而储存该第三闩锁电路之一输出信号;以及 该第一多工器系回应于该第六闩锁电路之该输出 信号而输出该第一闩锁电路之该输出信号或该第 二闩锁电路之一输出信号;以及 该第二多工器系回应于该第六闩锁电路之该输出 信号而输出该第三闩锁电路之该输出信号或该第 四闩锁电路之一输出信号;以及 该第五闩锁电路系回应于该电压控制振荡器之该 输出信号而储存该第一多工器之之该输出信号;以 及 该第六闩锁电路系回应于该电压控制振荡器之该 输出信号而储存该第二多工器之之该输出信号;以 及 该第七闩锁电路系回应于该第六闩锁电路之该输 出信号而储存该第五闩锁电路之该输出信号;以及 该第八闩锁电路系回应于该第五闩锁电路之该输 出信号而储存该第六闩锁电路之该输出信号;以及 该闸电路系输出一锁相侦测信号,其为该第七闩锁 电路之一输出信号与该第八闩锁电路这一输出信 号之或运算结果。10.如申请专利范围第2项所述之 锁相回路,更包括一锁相侦测电路,当该第一除频 信号与该第二除频信号间之相位差落于根据该第 一除频信号与该第二除频信号而得之一既定范围 内时,其输出一锁相侦测信号。11.如申请专利范围 第10项所述之锁相回路,其中该锁相侦测电路包括: 一第一闩锁电路,一第二闩锁电路,一第三闩锁电 路,一第四闩锁电路,以及一闸电路,以及 该第一闩锁电路系回应于该第一除频信号而储存 具即定电位之一电压,以及回应于该第二闩锁电路 之一输出信号而被重设;以及 该第二闩锁电路系回应于该电压振荡器之该输出 信号而储存该第一闩锁电路之一输出信号;以及 该第三闩锁电路系回应于该第二除频信号而储存 具既定电位之该电压,以及回应于该第四闩锁电路 之一输出信号而被重设;以及 该第四闩锁电路系回应于该电压振荡器之该输出 信号而储存该第三闩锁电路之一输出信号;以及 该闸电路系输出一信号,其为该第二闩锁电路之该 输出信号与该第三闩锁电路之该输出信号之及运 算结果。12.如申请专利范围第10项所述之锁相回 路,其中该锁相侦测电路包括:一第一延迟电路,一 第二延迟电路,一第一闸电路,一第二闸电路,以及 一第三闸电路,以及 该第一延迟电路系输出一信号,其延迟该第一除频 信号;以及 该第二延迟电路系输出一信号,其延迟该第二除频 信号;以及 该第一闸电路系输出一信号,其为该第一除频信号 之一反相信号与该第一延迟电路之该输出信号之 及运算结果;以及 该第二闸电路系输出一信号,其为该第二除频信号 之一反相信号与该第二延迟电路之一该输出信号 之及运算结果;以及 该第三闸电路系输出一锁相侦测信号,其为该第一 闸电路之该输出信号与该第二闸电路之该输出信 号之及运算结果。13.如申请专利范围第10项所述 之锁相回路,其中该锁相侦测电路包括:一第一闩 锁电路,一第二闩锁电路,一第三闩锁电路,一第四 闩锁电路,一第五闩锁电路,一第六闩锁电路以及 一闸电路,以及 该第一闩锁电路系回应于该第一除频信号而储存 具既定电位之一电压,以及回应于该第二闩锁电路 之一输出信号而被重设;以及 该第二闩锁电路系回应于该电压振荡器之该输出 信号而储存该第一闩锁电路之一输出信号;以及 该第三闩锁电路系回应于该第二除频信号而储存 具既定电位之该电压,以及回应于该第四闩锁电路 之一输出信号而被重设;以及 该第四闩锁电路系回应于该电压振荡器之该输出 信号而储存该第三闩锁电路之一输出信号;以及 该第五闩锁电路系回应于该第二闩锁电路之该输 出信号而储存该第四闩锁电路之一输出信号;以及 该第六闩锁电路系回应于该第二闩锁电路之该输 出信号而储存该第四闩锁电路之该输出信号;以及 该闸电路系输出一锁相侦测信号,其为该第五闩锁 电路之一输出信号与该第六闩锁电路之一输出信 号之或运算结果。14.如申请专利范围第10项所述 之锁相回路,其中该锁相侦测电路包括:一第一闩 锁电路,一第二闩锁电路,一第三闩锁电路,一第四 闩锁电路,一第五闩锁电路,一第六闩锁电路以及 一闸电路,以及 该第一闩锁电路系回应于该第一除频信号而储存 具既定电位之一电压,以及回应于该第二闩锁电路 之一输出信号而被重设;以及 该第二闩锁电路系回应于该电压振荡器之该输出 信号而储存该第一闩锁电路之一输出信号;以及 该第三闩锁电路系回应于该第二除频信号而储存 具既定电位之该电压,以及回应于该第四闩锁电路 之一输出信号而被重设;以及 该第四闩锁电路系回应于该电压振荡器之该输出 信号而储存该第三闩锁电路之一输出信号;以及 该第五闩锁电路系回应于该第四闩锁电路之该输 出信号而储存该第二闩锁电路之一输出信号;以及 该第六闩锁电路系回应于该第二闩锁电路之该输 出信号而储存该第四闩锁电路之该输出信号;以及 该闸电路系输出一锁相侦测信号,其为该第五闩锁 电路之一输出信号与该第六闩锁电路之一输出信 号之或运算结果。15.如申请专利范围第10项所述 之锁相回路,其中该锁相侦测电路包括:一第一延 迟电路,一第二延迟电路,一第一闸电路,一第二闸 电路,一第三闸电路,一第一闩锁电路以及一第二 闩锁电路,以及 该第一延迟电路系输出一信号,其延迟该第一除频 信号;以及 该第二延迟电路系输出一信号,其延迟该第二除频 信号;以及 该第一闸电路系输出一信号,其为该第一除频信号 之一反相信号与该第一延迟电路之该输出信号之 及运算结果;以及 该第二闸电路系输出一信号,其为该第二除频信号 之一反相信号与该第二延迟电路之该输出信号之 及运算结果;以及 该第三闸电路系输出一锁相侦测信号,其为该第一 闸电路之该输出信号与该第二闸电路之该输出信 号之及运算结果;以及 该第一闩锁电路系回应于该第一闸电路之该输出 信号而输出具既定电位之一信号,且其回应于廖第 三闸电路之该输出信号而被重设;以及 该第二闩锁电路系回应于该第一闸电路之该输出 信号而储存该第一闩锁电路之该输出信号,且输出 一锁相侦测信号。16.如申请专利范围第10项所述 之锁相回路,其中该锁相侦测电路包括:一第一闩 锁电路,一第二闩锁电路,一第三闩锁电路,一第四 闩锁电路,一第五闩锁电路,一第六闩锁电路,一第 七闩锁电路,一第八闩锁电路,一第一多工器,一第 一多工器以及一闸电路,以及 该第一闩锁电路系回应于该第一除频信号而储存 具既定电位之一电压,以及回应于该第五闩锁电路 之一输出信号而被重设;以及 该第二闩锁电路系回应于该电压振荡器之该输出 信号而储存该第一闩锁电路之一输出信号;以及 该第三闩锁电路系回应于该第二除频信号而储存 具既定电位之该电压,以及回应于该第六闩锁电路 之一输出信号而被重设;以及 该第四闩锁电路系回应于该电压振荡器之该输出 信号而储存该第三闩锁电路之一输出信号;以及 该第一多工器系回应于该第六闩锁电路之该输出 信号而输出该第一闩锁电路之该输出信号或该第 二闩锁电路之一输出信号;以及 该第二多工器系回应于该第六闩锁电路之该输出 信号则输出该第三闩锁电路之该输出信号或该第 四闩锁电路之一输出信号;以及 该第五闩锁电路系回应于该电压控制振荡器之该 输出信号而储存该第一多工器之之该输出信号;以 及 该第六闩锁电路系回应于该电压控制振荡器之该 输出信号而储存该第二多工器之之该输出信号;以 及 该第七闩锁电路系回应于该第六闩锁电路之该输 出信号而储存该第五闩锁电路之该输出信号;以及 该第八闩锁电路系回应于该第五闩锁电路之该输 出信号而储存该第六闩锁电路之该输出信号;以及 该闸电路系输出一锁相侦测信号,其为该第七闩锁 电路之一输出信号与该第八闩锁电路之一输出信 号之或运算结果。图式简单说明: 第一图绘示本发明第一实施例之PLL电路之电路图 。 第二图绘示依照本发明第一实施例之时序图。 第三图绘示本发明第二实施例之PLL电路之电路图 。 第四图绘示第二实施例之低通滤波器2之电路图。 第五图绘示依照本发明第二实施例之时序图。 第六图绘示本发明第三实施例之锁相侦测电路之 电路图。 第七图绘示第三实施例之锁相侦测电路之时序图 。 第八图绘示本发明第四实施例之锁相侦测电路之 电路图。 第九图绘示第四实施例之锁相侦测电路之时序图 。 第十图绘示本发明第五实施例之锁相侦测电路之 电路图。 第十一图绘示第五实施例之锁相侦测电路之时序 图。 第十二图绘示本发明第六实施例之锁相侦测电路 之电路图。 第十三图绘示本发明第六实施例之锁相侦测电路 之时序图。 第十四图绘示本发明第七实施例之锁相侦测电路 之电路图。 第十五图绘示第七实施例之锁相侦测电路之时序 图。 第十六图绘示本发明第八实施例之锁相侦测电路 之电路图。 第十七图绘示第八实施例之锁相侦测电路之时序 图。 第十八图绘示本发明第八实施例之锁相侦测电路 之另一种时序图。 |
