| 主权项 |
1.一种同步延迟电路;其延迟电路阵列之单位延迟 电路系由一时钟脉冲反相器所构成,该时钟脉冲反 相器具有被串联地插入于一输出节点充电/放电电 流路径中之一电流限制装置。2.如申请专利范围 第1项之同步延迟电路,其中,该电流限制装置系由 一电阻所组成。3.如申请专利范围第1项之同步延 迟电路,其中,该电流限制装置系由具有接收一控 制电压之闸极的CMOS传输闸所组成。4.一种同步延 迟电路,包含一延迟电路阵列,该延迟电路阵列系 由复数之串级连接的单位延迟电路所构成,各该单 位延迟电路包含:一个反相器电晶体,接收一输入 信号;一切换电晶体,受一控制信号ON/OFF控制;及一 电流限制装置,串联连接于一个用以对该单位延边 电路之一输出节点,进行充电和放电之电流路径。 5.如申请专利范围第4项之同步延迟电路,其中,该 电流限制装置系由一电阻所组成。6.如申请专利 范围第4项之同步延迟电路,其中,该电流限制装置 系由具有接收一控制电压之闸极的CMOS传输闸所组 成。7.如申请专利范围第4项之同步延迟电路,其中 ,该反相器电晶体系由具有接收该输入信号之闸极 之P通道MOS电晶体所组成,该切换电晶体系由具有 接收该控制信号之闸极之切换P通道MOS电晶体所组 成,而该电流限制装置、该反相器电晶体之该P通 道MOS电晶体、及该切换P通道MOS电晶体,系串联连 接于一高电压电源与该单位延迟电路之该输出节 点之间。8.如申请专利范围第7项之同步延迟电路, 其中,该电流限制装置系由一电阻所组成。9.如申 请专利范围第7项之同步延迟电路,其中,该电流限 制装置系由具有接收一控制电压之闸极的CMOS传输 闸所组成。10.如申请专利范围第4项之同步延迟电 路,其中: 该反相器电晶体系由具有接收该输入信号之闸极 的N通道MOS电晶体所组成,该切换电晶体系由具有 接收该控制信号之闸极的切换N通道MOS电晶体所组 成;且 该电流限制装置、该反相器电晶体之该N通道MOS电 晶体、及该切换N通道MOS电晶体,系串联连接于该 接地端与该单位延迟电路之该输出节点之间。11. 如申请专利范围第10项之同步延迟电路,其中,该电 流限制装置系由一电阻所组成。12.如申请专利范 围第10项之同步延迟电路,其中,该电流限制装置系 由具有接收一控制电压之闸极的CMOS传输闸所组成 。13.如申请专利范围第4项之同步延迟电路,其中: 该复数之串级连接一单位延迟电路,系由交互串级 连接之复数之第一时钟脉冲反相器,与复数之第二 时钟脉冲反相器所组成,各该第一时钟脉冲反相器 系由复数P通道MOS电晶体所构成,而未包含N通道MOS 电晶体;且各该第二时钟脉冲反相器系由复数N通 道MOS电晶体所构成,而未包含P通道MOS电晶体;且 在各该第一时钟脉冲反相器中,构成一反相器之一 P通道MOS电晶体、一切换P通道MOS电晶体、及一第 一电流限制装置,系串联连接于一高电压线与该第 一时钟脉冲反相器之一输出节点之间;且在各该第 二时钟脉冲反相器中,构成一反相器之一N通道MOS 电晶体、一切换N通道MOS电晶体、及一第二电流限 制装置,系串联连接于接地端与该第二时钟脉冲反 相器之一输出节点之间。14.如申请专利范围第13 项之同步延迟电路,其中,该电流限制装置系由一 电阻所组成。15.如申请专利范围第13项之同步延 迟电路,其中,该电流限制装置系由具有接收一控 制电压之闸极的CMOS传输闸所组成。16.一种同步延 迟电路,包含: 一第一延迟电路阵列,由复数之串级连接的单位延 迟电路所构成;与 一第二延迟电路阵列,由复数之串级连接的单位延 迟电路所构成,该等单位延迟电路系配置成具有与 第一延迟电路阵列相反之信号传输方向,于该第一 延迟电路阵列中,各该串级连接的单位延迟电路之 一输出节点,系连接至相对应的单位延迟电路之一 输入节点,在从该第一延迟电路阵列之一输入端, 与该第二延迟电路阵列之一输出端计数的状态下, 该相对应的单位电路,系包含于该第二延迟电路阵 列中,并位于与该第一延迟电路阵列之单位延迟电 路相同的位置,各该单位延迟电路包含:一反相器, 具有连接至该单位延迟电路之该输入节点之一输 入端;一切换电晶体,受一控制信号之ON/OFF控制;及 一电流限制装置,该反相器、该切换电晶体、与该 电流限制装置,系串联连接于一电流路径中,用以 对该单位延迟电路之一输出节点进行充电与放电 。17.如申请专利范围第16项之同步延迟电路,其中: 各该单位延迟电路包含一CMOS反相器,具有一输入 端,连接至该单位延迟电路之该输入节点; 该CMOS反相器之一P通道MOS电晶体、受该控制信号ON /OFF控制之一第一切换电晶体,及一第一电流限制 装置,系串联连接于一高电压电源线与该单位延迟 电路之该输出节点之间;且 该CMOS反相器之一N通道MOS电晶体、受该控制信号ON /OFF控制之一第二切换电晶体、及一第一电流限制 装置,系串联连接于接地线单位延迟电路之该输出 节点之间;且18.如申请专利范围第17项之同步延迟 电路,其中: 该第一切换电晶体系为一切换P通道MOS电晶体,具 有接收该控制信号之闸极;且 该第二切换电晶体系为一切换N通道MOS电晶体,具 有接收该控制信号之一反相信号之闸极。19.如申 请专利范围第18项之同步延迟电路,其中,各该第一 与第二电流限制装置系由一电阻所组成。20.如申 请专利范围第18项之同步延迟电路,其中,各该第一 与第二电流限制装置,系由具有接收一控制电压之 闸极的CMOS传输闸所组成。图式简单说明: 第一图显示依据本发明之同步延迟电路之整体构 造; 第二图显示在本发明之第一实施例之同步延迟电 路中之延迟电路阵列之一部分的电路图; 第三图显示第一图之同步延迟电路之运作的时序 图; 第四图显示在同步延迟电路中之一对延迟电路阵 列之运作; 第五图显示在同步延迟电路中之该对延迟电路阵 列之运作的信号波形图; 第六图显示在同步延迟电路中之抖震现象; 第七图显示依据本发明之一个实施例之同步延迟 电路之抖震现象,与一个作为比较例子之习知技术 之同步延迟电路之抖震现象; 第八图显示依本发明第二实施例之同步延迟电路 之延迟电路阵列之一部分的电路图; 第九图显示依本发明第三实施例之同步延迟电路 之延迟电路阵列之一部分的电路图; 第十图显示依本发明第四实施例之同步延迟电路 之延迟电路阵列之一部分的电路图; 第十一图显示依本发明第五实施例之同步延迟电 路之延迟电路阵列之一部分的电路图; 第十二依本发明第五实施例的变形例之同步延迟 电路之延迟电路阵列之一部分的电路图; 第十三图显示依本发明第六实施例之同步延迟电 路之延迟电路阵列之一部分的电路图;以及 第十四图显示习知技术之同步延迟电路之延迟电 路阵列之一部分的电路图。 |
