| 主权项 |
1.一种积体电路之配置,其特征为:-设有第一导电性结构(6),其埋置于第一隔离层(4)中,-在第一导电性结构(6)上方配置一种扩散位障层(7)及第二隔离层(8),在这些层中设置一种接触孔(10),其可达第一导电性结构(6),-接触孔(10)之侧壁在扩散位障层(7)上方设有间隔层(11'),此种间隔层(11')对第一导电性结构之材料扩散至第二隔离层(8)而言是一种位障且间隔层(11')可达扩散位障层(7)之表面,一在接触孔(10)中配置第二导电性结构(13),其导电性地与第一导电性结构(6)相连接。2.如申请专利范围第1项之配置,其中间隔层(11')是导电性的。3.如申请专利范围第1或第2项之配置,其中第一导电性结构(6)邻接于第一扩散位障结构(5),此结构(5)是导电性的且至少配置在第一导电性结构(6)之下方及侧面且对第一导电性结构(6)之材料之扩散而言是一种位障。4.如申请专利范围第1或第2项之配置,其中第二导电性结构(13)邻接于第二扩散位障结构(12),此结构(12)是导电性的且至少配置于第二导电性结构(13)之下方且对第二导电性结构(13)之材料之扩散而言是一种位障。5.如申请专利范围第1或第2项之配置,其中-第一导电性结构(6)及/或第二导电性结构(13)含有铜、银、金、白金或钯,-间隔层(11')及/或第一扩散位障结构(5)及/或第二扩散位障结构(12)含有Ta,Tan,Ti或TiN,-扩散位障层(7)及/或间隔层(11')含有SiN或SiON。6.一种积体电路之配置之制造方法,其特征为:-在基板(1,2,3)上施加一种扩散位障层(7),基板至少含有第一隔离层(4),而第一导电性结构(6)则埋置于此层(4)中,-在扩散位障层(7)上施加第二隔离层(8),-在第二隔离层(8)中于第一导电性结构(6)上方对此接触孔(10)进行蚀刻,第一导电性结构(6)之表面覆盖该扩散位障层(7),-在接触孔(10)之侧壁上形成一种间隔层(11'),其对第一导电性结构(6)之材料扩散至第二隔离层(8)中而言是一种位障,一须开启此接触孔(10)直至第一导电性结构(6)之表面,-在接触孔(10)中形成第二导电性结构(13),其导电性地与第一导电性结构(6)相连接。7.如申请专利范围第6项之制造方法,其中间隔层(11')是由导电性材料所构成。8.如申请专利范围第6或第7项之制造方法,其中-为了制成第一导电性结构(6),须在基板(1,2,3)上施加第一隔离层(4),-在第一隔离层(4)中产生一种开口,-藉由第一导电性位障层之沈积及结构化而形成第一扩散位障结构(5),此结构(5)是导电性的且覆盖该开口之底部和侧壁,-第一导电性结构(6)是藉由上述开口中填入导电性材料而形成。9.如申请专利范围第6或第7项之制造方法,其中-在接触孔(10)形成开口之后沈积一种第二导电性位障层直至第一导电性结构(6)之表面为止,-沈积一种导电层,-藉由此种导电层及第二导电性位障之结构化而形成第二导电性结构(13)及配置于此结构(13)下方之第二扩散位障结构(12)。10.如申请专利范围第6或第7项之制造方法,其中-第一导电性结构(6)及/或第二导电性结构(13)含有铜、银、金、白金或钯,-间隔层(11')及/或第一扩散位障结构(5)及/或第二扩散位障结构(12)含有Ta,Tan,Ti或TiN,-扩散位障层(7)及/或间隔层(11')含有SiN或SiON。图式简单说明:第一图具有第一隔离层之基板之切面图,第一导电性结构埋入第一隔离层中,基板又包括:一种扩散位障层,其覆盖第一导电性结构;第二隔离层,其中开启一种接触孔直至扩散位障层之表面为止。第二图在沈积一种共形(conform)之位障层之后此基板之切面图。第三图在接触孔之侧壁上形成一种具有扩散位障功能之间隔层之后此半导体基板之切面图。第四图在接触孔内部使第一导电性结构之表面裸露之后此半导体基板之切面图。第五图在形成第二导电性结构之后此半导体基板之切面图。 |
