| 主权项 |
1.一种改善分闸快闪记忆体之抹除与程式化速度之形成悬浮闸极尖端的制造方法,该方法至少包含以下步骤:形成一闸极氧化层在一半导体晶圆上;形成一第一复晶矽层于该闸极氧化层之上;形成一第一氧化层于该第一复晶矽层之上;形成一第一光阻图案于该第一氧化层上以定义悬浮闸极区;蚀刻未被该第一光阻图案覆盖的该第一氧化层以曝露出部分之该第一复晶矽层;蚀刻未被该第一氧化层覆盖之该第一复晶矽层,以曝露出部分之该闸极氧化层;及去除该第一光阻图案。2.如申请范围第1项之方法,在去除该第一光阻图案之后更包含以下制程以形成上述之分闸快闪记忆体的结构:施以热氧化制程以形成一复晶矽间氧化层(interpolyoxide)于该半导体晶圆上,并使该第一复晶矽层与该闸极氧化层之接面侧壁及该第一复晶矽层与该第一氧化层之接面侧壁部分氧化以使尖端更显着之悬浮闸极;形成第二复晶矽层于该半导体晶圆上之该复晶矽间氧化层上;形成第二光阻图案于该第二复晶矽层上以定义控制闸极;及蚀刻未被第二光阻图案遮罩之该第二复晶矽层以形成控制闸极。3.如申请范围第1项之方法,其中上述之闸极氧化层约厚7-11nm,并且是在800-950℃形成。4.如申请范围第1项之方法,其中上述之第一复晶矽层系以低压化学气相沉积法在500-650℃形成。5.如申请范围第1项之方法,其中上述之第一复晶矽层约厚5-15nm。6.如申请范围第1项之方法,其中上述之第一氧化层系以化学气相沉积法或热氧化法其中之一形成,厚度约为40-150nm。7.如申请范围第1项之方法,其中上述之复晶矽间氧化层约厚10-25nm,并且是在800-950℃形成。8.一种改善抹除与程式化速度之形成分闸快闪记忆体之的制造方法,该方法至少包含以下步骤:形成一闸极氧化层在一半导体晶圆上;形成一第一复晶矽层于该闸极氧化层之上;形成一第一氧化层于该第一复晶矽层之上;形成一第一光阻图案于该第一氧化层上,用以定义悬浮闸极区;蚀刻未被该第一光阻图案覆盖的该第一氧化层以曝露出部分之该第一复晶矽层;蚀刻未被该第一氧化层覆盖之该第一复晶矽层,以曝露出部分之该闸极氧化层;去除该第一光阻图案;施以热氧化制程以形成一复晶矽间氧化层(interpolyoxide)于该半导体晶圆上,并使该第一复晶矽层与该闸极氧化层之接面侧壁及该第一复晶矽层与该第一氧化层之接面部分氧化以形成具尖端之悬浮闸极;形成第二复晶矽层于该半导体晶圆上之该复晶矽间氧化层上;形成第二光阻图案于该第二复晶矽层上以定义控制闸极;及蚀刻未被第二光阻图案遮罩之该第二复晶矽层以形成控制闸极。9.如申请专利范围8之方法,在形成控制闸极之步骤后更包括源/汲极区布植之步骤至少包含:以一光阻图案罩幕汲极区;施以离子布植以形成源极区;施以退火处理用以扩大该源极区以增进该悬浮闸极对该源极区的耦合比;去除该光阻图案;及施以离子布植该汲极区。10.如申请范围第8项之方法,其中上述之闸极氧化层约厚7-11nm,并且是在800-950℃形成。11.如申请范围第8项之方法,其中上述之第一复晶矽层约厚5-15nm。12.如申请范围第8项之方法,其中上述之第二复晶矽区约厚200-300nm,并且系以低压化学气相沈积法在500-650℃形成。13.如申请专利范围第8项之方法,其中上述之去除未被该间隙壁遮罩之该第二垫氧化层步骤系以BOE或稀释的氢氟酸去除的。14.如申请专利范围第8项之方法,其中上述之间复晶矽氧化层系以热氧化制程在850-1000℃形成。15.如申请范围第8项之方法,其中上述之第二复晶矽区系以同步掺杂n-型导电离子的方式沉积,该n-型导电离子系选自磷、砷所组成的族群之一。16.如申请范围第15项之方法,其中上述之n-型导电离子系选自磷、砷所组成的族群之一。图式简单说明:第一图显示以传统方法制造之分闸快闪记忆体形成氧化区的横截面图;第二图显示以传统方法形成悬浮闸极之横截面示意图;第三图显示以传统方法形成复晶矽间氧化层之横截面示意图;第四图显示以传统方法形成之分闸快闪记忆体的横截面示意图;第五图显示以本发明之方法定义主动区与隔离区的横截面图;第六图A显示以本发明之方法形成闸极氧化层、复晶矽层及第一氧化层并以予以图案化以形成悬浮闸极区的俯视图,第六图B则系沿a-a'线的横截面图;第七图A显示以本发明之方法形成复晶矽间氧化层并形成薄悬浮闸极之尖端示意图的俯视图,第七图B则系系沿a-a'线的横截面图;第八图A显示以本发明之方法形成控制闸极后的俯视图,第八图B则系系沿a-a'线的横截面图;第九图显示以本发明之方法,分闸快闪记忆体源/汲极区形后的完成图;及第十图A显示以本发明之方法,形成之分闸快闪记忆体当程式化时,电压所加的情形,及电子流向,第十图B当资料抹除时,电压所加的情形及电子流向。 |
